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FPGA系統設計的仿真驗證之： FPGA設計仿真驗證的原理和方法
- 嚴格來(lái)講，FPGA設計驗證包括功能與時(shí)序仿真和電路驗證。仿真是指使用設計軟件包對已實(shí)現的設計進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。
- 關(guān)鍵字： 仿真驗證 ModelSim FPGA CompilerII FoundationSeries Quartus
基于D類(lèi)功率放大的高效率音頻功率放大器設計
- 為提高功放效率，以適應現代社會(huì )高效、節能和小型化的發(fā)展趨勢，以D類(lèi)功率放大器為核心，以單片機89C51和可編程邏輯器件（FPGA）進(jìn)行控制及時(shí)數據的處理，實(shí)現了對音頻信號的高效率放大。系統最大不失真輸出功率大于1 W,可實(shí)現電壓放大倍數1~20連續可調，并增加了短路保護斷電功能，輸出噪聲低。系統可對功率進(jìn)行計算顯示，具有4位數字顯示，精度優(yōu)于5%
- 關(guān)鍵字： 音頻放大器 D類(lèi)功率放大 FPGA
FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎介紹
- Quartus II設計軟件是Altera提供的完整的多平臺設計環(huán)境，能夠直接滿(mǎn)足特定設計需要，為可編程芯片系統（SOPC）提供全面的設計環(huán)境。Quartus II軟件含有FPGA和CPLD設計所有階段的解決方案。
- 關(guān)鍵字： QuartusII Max+PlusII FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：使用函數實(shí)現簡(jiǎn)單的處理器
- 本實(shí)例使用Verilog HDL設計一個(gè)簡(jiǎn)單8位處理器，可以實(shí)現兩個(gè)8位操作數的4種操作。在設計過(guò)程中，使用了函數調用的設計方法。
- 關(guān)鍵字： VerilogHDL 函數 處理器 FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之：自動(dòng)轉換量程頻率計控制器
- 本實(shí)例使用Verilog HDL設計一個(gè)可自動(dòng)轉換量程的頻率計控制器。在設計過(guò)程中，使用了狀態(tài)機的設計方法，讀者可根據綜合實(shí)例6的流程將本實(shí)例的語(yǔ)言設計模塊添加到自己的工程中。
- 關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA
基于PXI總線(xiàn)的航天設備測試用高精度恒流源的設計與實(shí)現
- 給出了一種基于PXI總線(xiàn)的高精度恒流源的實(shí)現方法，介紹了其電路各個(gè)組成部分。測量結果其精度和分辨率均為15．7位，可應用于要求高精度的測試系統。
- 關(guān)鍵字： 高精度恒流源 PXI總線(xiàn) FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之： 典型實(shí)例-狀態(tài)機應用
- 狀態(tài)機設計是HDL設計里面的精華，幾乎所有的設計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機，顧名思義，就是一系列狀態(tài)組成的一個(gè)循環(huán)機制，這樣的結構使得編程人員能夠更好地使用HDL語(yǔ)言，同時(shí)具有特定風(fēng)格的狀態(tài)機也能提高程序的可讀性和調試性。
- 關(guān)鍵字： VerilogHDL 狀態(tài)機 FPGA
硬件描述語(yǔ)言Verilog HDL設計進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設計風(fēng)格
- 用always塊設計純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
基于FPGA的可配置判決反饋均衡器的設計
- 在移動(dòng)通信和高速無(wú)線(xiàn)數據通信中，多徑效應和信道帶寬的有限性以及信道特性的不完善性導致數據傳輸時(shí)不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應用廣泛得對付多徑干擾得措施。
- 關(guān)鍵字： 無(wú)線(xiàn)數據通訊 可配置均衡器 FPGA
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