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基于FPGA的級聯(lián)H橋多電平變流器CPS-PWM觸發(fā)脈沖快速生成
- 提出一種基于現場(chǎng)可編程門(mén)陣列(FPGA)及不對稱(chēng)規則采樣的級聯(lián)H橋型變流器觸發(fā)脈沖的快速生成方法。詳細分析了基于不對稱(chēng)規則采樣的載波相移SPWM(CPS-SPWM)觸發(fā)脈沖的快速生成原理。重點(diǎn)介紹了基于FPGA的CPS-SPWM觸發(fā)脈沖快速生成的實(shí)現方法。理論分析和實(shí)驗結果表明，在既沒(méi)有增加采樣頻率，又沒(méi)有增加計算量的情況下，相對基于對稱(chēng)規則采樣的CPS-SPWM脈沖生成方法，該方法具有較快的生成速度，并可廣泛應用于DSTATCOM等高壓級聯(lián)H橋多電平變流器觸發(fā)脈沖的快速生成。
- 關(guān)鍵字： 脈沖形成 CPS-SPWM技術(shù) FPGA
數字基帶預失真系統中環(huán)路延遲估計的FPGA實(shí)現
- 基于FPGA芯片Stratix II EP2S60F672C4設計實(shí)現了數字基帶預失真系統中的環(huán)路延遲估計模塊。該模塊運用了一種環(huán)路延遲估計新方法，易于FPGA實(shí)現。同時(shí)，在信號失真的情況下也能給出正確的估計結果。Modelsim SE 6.5c的時(shí)序仿真結果和SignalTaps II的硬件調試結果驗證了模塊的有效性。
- 關(guān)鍵字： 數字基帶預失真系統 環(huán)路延遲估計 FPGA
基于FPGA的FOR循環(huán)并行CRC流水線(xiàn)算法
- 通過(guò)研究通用串行循環(huán)冗余校驗(CRC)編碼技術(shù)并在此基礎上,利用等式代換或矩陣變換等方法推導出通用并行CRC編碼電路結構。根據傳統的并行CRC編碼方法,發(fā)現在高速數據傳輸校驗中,需要大量的人為計算量,由于計算量大,容易產(chǎn)生一些計算錯誤。于是在傳統的串行CRC編碼的思想基礎上,利用FOR循環(huán)語(yǔ)句與流水線(xiàn)技術(shù)相結合,提出基于FPGA的FOR循環(huán)并行CRC流水線(xiàn)算法。
- 關(guān)鍵字： 循環(huán)冗余校驗 流水線(xiàn)技術(shù) FPGA
基于FPGA的VHDL語(yǔ)言電路優(yōu)化設計
- 在VHDL語(yǔ)言電路優(yōu)化設計當中，優(yōu)化問(wèn)題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內資源實(shí)現更多電路功能；速度優(yōu)化是指設計系統滿(mǎn)足一定的速度要求。
- 關(guān)鍵字： 電路優(yōu)化設計 VHDL FPGA
基于FPGA的雷達回波實(shí)時(shí)模擬器的實(shí)現
- 提出了一種基于FPGA的雷達回波實(shí)時(shí)模擬器的實(shí)現方法。該模擬器采用cPCI標準總線(xiàn)，以FPGA為核心計算單元，配有高速數模、模數轉換模塊，可實(shí)現雷達回波信號實(shí)時(shí)在線(xiàn)注入模擬。該模擬器可實(shí)現多種體制下復雜回波的模擬，具有很好的工程應用價(jià)值。
- 關(guān)鍵字： 雷達回波實(shí)時(shí)模擬器 并行處理 FPGA
基于FPGA的以太網(wǎng)音頻廣播系統，軟硬件協(xié)同
- 傳統的廣播系統從傳送音頻信號到廣播點(diǎn)，都須鋪設專(zhuān)門(mén)的線(xiàn)路且傳送的事模擬音頻信號，模擬音頻信號抗干擾能力弱，長(cháng)距離的信號傳輸勢必造成信號的衰減，很難保證聲音質(zhì)量。同時(shí)為了對廣播的方式進(jìn)行控制，控制信號必須通過(guò)另外的控制線(xiàn)來(lái)傳送，布線(xiàn)復雜，成本高，施工及維修困難。
- 關(guān)鍵字： 以太網(wǎng) 音頻廣播系統 FPGA 實(shí)時(shí)UDP傳輸
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