FPGA系統設計的仿真驗證之： FPGA設計仿真驗證的原理和方法

7.1FPGA設計仿真驗證的原理和方法

7.1.1FPGA設計仿真驗證

嚴格來(lái)講，FPGA設計驗證包括功能與時(shí)序仿真和電路驗證。仿真是指使用設計軟件包對已實(shí)現的設計進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。

功能仿真是指僅對邏輯功能進(jìn)行測試模擬，以了解其實(shí)現的功能是否滿(mǎn)足原設計的要求。仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性等，因此也叫前仿真。它是對HDL硬件設計語(yǔ)言的功能實(shí)現能力進(jìn)行仿真，以確保HDL語(yǔ)言描述能夠滿(mǎn)足設計者的最初意圖。

時(shí)序仿真則是在HDL可以滿(mǎn)足設計者功能要求的基礎上，在布局布線(xiàn)后，提取有關(guān)的器件延遲、連線(xiàn)延時(shí)等時(shí)序參數，并在此基礎上進(jìn)行的仿真，也稱(chēng)為后仿真，它是接近真實(shí)器件運行的仿真。

如圖7.1所示是FPGA設計仿真驗證的基本方法。

圖7.1FPGA設計仿真驗證基本方法

7.1.2FPGA設計仿真的切入點(diǎn)

在FPGA的設計中，完整的設計流程往往會(huì )涉及多個(gè)EDA工具，比如設計輸入工具、綜合工具、布局布線(xiàn)工具、仿真工具等。如何將這些EDA工具進(jìn)行適當的結合，在符合各個(gè)工具接口情況下發(fā)揮各個(gè)工具的特長(cháng)，是每一個(gè)FPGA設計工程師都要面臨的問(wèn)題。

如圖7.2所示是利用仿真工具ModelSim與綜合工具FPGACompilerII及布線(xiàn)工具FoundationSeries或Quartus相配合實(shí)現FPGA設計的流程圖。

圖7.2FPGA設計仿真切入點(diǎn)

在設計輸入階段，由于Modelsim僅支持VHDL或VerilogHDL，所以在選用多種設計輸入工具時(shí)，可以使用文本編輯器完成HDL語(yǔ)言的輸入。當然也可以利用相應的工具以圖形方式完成輸入，但必須能夠導出對應的VHDL或VerilogHDL格式。

近年來(lái)出現的圖形化HDL設計工具，可以接收邏輯結構圖、狀態(tài)轉換圖、數據流圖、控制流程圖及真值表等輸入方式，并通過(guò)配置的翻譯器將這些圖形格式轉化為HDL文件，如MentorGraphics公司的Renoir，Xilinx公司的Foundation系列都帶有將狀態(tài)轉換圖翻譯成HDL文本的設計工具。

從圖7.2可以看出，在FPGA設計過(guò)程中，有3處可以使用Modelsim進(jìn)行仿真。

（1）寄存器傳輸級（RTL）仿真。

此級仿真是對設計的語(yǔ)法和基本功能進(jìn)行驗證（不含時(shí)序信息）。在RTL仿真階段，應該建立一個(gè)測試臺。此測試臺可以在整個(gè)FPGA流程中進(jìn)行仿真驗證（RTL級、功能級、時(shí)序門(mén)級）。測試臺不但提供測試激勵與接收響應信息，而且可以測試HDL仿真流程中的關(guān)鍵功能（如運算部件輸出值的正確性等）。測試臺的產(chǎn)生可以直接使用文本編程得到，也可以使用圖形化工具輸入，再由軟件翻譯為HDL格式，例如使用HDLBencher軟件利用其良好的波形輸入界面輸入測試激勵，再由其自動(dòng)轉化為HDL格式而得到。

（2）針對特定的FPGA專(zhuān)有技術(shù)的仿真。

此級仿真是在綜合后、實(shí)現前而進(jìn)行的功能仿真。功能仿真一般驗證綜合后是否可以得到設計者所需要的正確功能，而且功能仿真的結果往往與RTL級仿真結果相同。

（3）門(mén)級仿真。

此級仿真是針對門(mén)級時(shí)序進(jìn)行的仿真，門(mén)級仿真體現出由于布局布線(xiàn)而產(chǎn)生的實(shí)際延時(shí)。在這個(gè)階段，仿真的結果和設計者選擇的FPGA型號有著(zhù)直接的關(guān)系。由于不同的FPGA的內部結果有所差異，因此同一個(gè)設計在不同FPGA型號上得到的門(mén)級仿真結果也是不同的。