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萊迪思推出全新的低功耗MachXO3控制PLD器件，增強嵌入式I/O擴展和電路板級管理功能

　　萊迪思半導體公司,客制化智能互連解決方案市場(chǎng)的領(lǐng)先供應商，今日宣布廣受市場(chǎng)歡迎的MachXO3?控制PLD系列迎來(lái)新成員，可滿(mǎn)足通信和工業(yè)市場(chǎng)上不斷變化的設計需求。全新的MachXO3-9400器件提供低功耗1.2 V內核封裝選擇，適用于對散熱要求嚴苛的環(huán)境，為電機控制和電路板管理功能提供更多FPGA邏輯資源，為服務(wù)器和存儲應用提供更多I/O。為了幫助采用MachXO3器件進(jìn)行設計開(kāi)發(fā)的客戶(hù)，萊迪思同時(shí)推出了性能強大且提供更多靈活性的評估板，支持各類(lèi)系統架構，包括電路板管理、嵌入式微控制器I
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　　聯(lián)發(fā)科共同CEO蔡力行表示，對于明年營(yíng)運預估樂(lè )觀(guān)成長(cháng)，聯(lián)發(fā)科也持續朝向多面向布局，包括5G、AI、車(chē)用電子等領(lǐng)域，至于被問(wèn)及ASIC的布局，他則說(shuō)會(huì )發(fā)揮聯(lián)發(fā)科既有資源，但畢竟才剛開(kāi)始，「聯(lián)發(fā)科現階段當然不會(huì )太挑客戶(hù)」，還是以整體業(yè)務(wù)成長(cháng)為優(yōu)先考慮。　　蔡力行表示，聯(lián)發(fā)科對于5G持續也持續努力，相關(guān)芯片產(chǎn)品也都會(huì )跟上5G的發(fā)展，為2020年的商轉作準備，聯(lián)發(fā)科對5G得規劃是很完整的，至于被問(wèn)及是否會(huì )想在高通前發(fā)表5G芯片產(chǎn)品，他幽默響應，「可能要先去問(wèn)問(wèn)他們(高通)」，針對今日傳出蘋(píng)果有可能排除
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2017年10月26日，高云半導體在上海召開(kāi)2017年度新品發(fā)布會(huì )，推出的GW1NS-2 SoC、GW3AT高性能FPGA和RISC-V平臺化產(chǎn)品。產(chǎn)品延續高云半導體創(chuàng )新血統，憑借精準的市場(chǎng)定位與完整的FPGA解決方案，旨在打造國產(chǎn)FPGA的民族品牌。
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　　現象一：這板子的PCB設計要求不高，就用細一點(diǎn)的線(xiàn)，自動(dòng)布吧　　點(diǎn)評：自動(dòng)布線(xiàn)必然要占用更大的PCB面積，同時(shí)產(chǎn)生比手動(dòng)布線(xiàn)多好多倍的過(guò)孔，在批量很大的產(chǎn)品中，PCB廠(chǎng)家降價(jià)所考慮的因素除了商務(wù)因素外，就是線(xiàn)寬和過(guò)孔數量，它們分別影響到PCB的成品率和鉆頭的消耗數量，節約了供應商的成本，也就給降價(jià)找到了理由?！　‖F象二：這些總線(xiàn)信號都用電阻拉一下，感覺(jué)放心些?！　↑c(diǎn)評：信號需要上下拉的原因很多，但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號，電流也就幾十微安以下，但拉一個(gè)被驅動(dòng)了的信號，其電流將達
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　　廣東高云半導體科技股份有限公司(以下簡(jiǎn)稱(chēng)“高云半導體”)于10月26日在上海東錦江希爾頓逸林酒店隆重召開(kāi)2017年度新產(chǎn)品發(fā)布會(huì )，發(fā)布了小而專(zhuān)的GW1NS-2 SoC、高精尖的GW3AT高性能FPGA和RISC-V平臺化產(chǎn)品。　　　　縱觀(guān)高云半導體發(fā)展史，這是一家成立(2014年1月)到現在僅三年多的一家初創(chuàng )企業(yè)，據官網(wǎng)資料顯示：“其首期投資5億元人民幣，旨在成為中國擁有自主知識產(chǎn)權，以55納米工藝級別以上的FPGA芯片為主導產(chǎn)品的集成電
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FPGA電子電路設計圖集錦TOP12 —電路圖天天讀（105）-作為專(zhuān)業(yè)集成電路領(lǐng)域中的半定制電路而出現的FPGA，不但解決了定制電路的不足，而且克服了原有可編程器件因門(mén)電路數有限的而產(chǎn)生的缺點(diǎn)。
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基于FPGA水磁無(wú)刷直流電機控制電路-主要介紹基于現場(chǎng)可編程門(mén)陣列及EDA方法學(xué)的永磁無(wú)刷直流電機控制系統的電子電路設計。
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FT245BM與FPGA的USB接口電路設計-USB總線(xiàn)因其傳輸速度快、占用資源少以及真正的即插即用等諸多優(yōu)點(diǎn)，受到了廣大開(kāi)發(fā)者的青睞，已經(jīng)成為很多計算機設備的一種基本配置。
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FPGA/CPLD數字電路原理解析-當產(chǎn)生門(mén)控時(shí)鐘的組合邏輯超過(guò)一級時(shí)，證設計項目的可靠性變得很困難。即使樣機或仿真結果沒(méi)有顯示出靜態(tài)險象，但實(shí)際上仍然可能存在著(zhù)危險。通常，我們不應該用多級組合邏輯去鐘控PLD設計中的觸發(fā)器。
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FPGA芯片最小系統電路設計攻略 —電路圖天天讀（103）-設計一個(gè)基于FLEX10K芯片的最小系統，通過(guò)對該最小系統的設計讓大家能夠更好的了解FPGA，并對其產(chǎn)生濃厚的興趣，為更多想要了解學(xué)習FPGA的工程師做個(gè)很好的開(kāi)頭。
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