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萊迪思
萊迪思 文章 進(jìn)入萊迪思技術(shù)社區
萊迪思今日發(fā)布改進(jìn)了綜合和功耗優(yōu)化的CPLD設計工具
- 萊迪思半導體公司今日發(fā)布了ispLEVER? Classic設計工具套件1.4版。ispLEVER Classic設計軟件已經(jīng)升級，添加了帶有HDL Analyst功能集的Synopsys Synplify Pro，以及改進(jìn)的ispMACH? 4000ZE CPLD Fitter，具有更好的功耗優(yōu)化功能。 Synplify Pro HDL Analyst為設計師們提供了快速直觀(guān)地實(shí)現高階寄存器傳輸級(RTL)Verilog或VHDL的方法。設計師可以在圖和源代碼之間進(jìn)行交叉查詢(xún)，
- 關(guān)鍵字： 萊迪思 設計工具套件 ispLEVER
用PLD簡(jiǎn)化邊界掃描測試
- 引言 隨著(zhù)JTAG標準IEEE1149.1的定型，及隨后開(kāi)始在集成電路Intel 80486中采用，邊界掃描測試已被廣泛應用于測試印刷電路板的連接，以及在集成電路內進(jìn)行測試。邊界掃描測試受到設計人員的歡迎，因為它能夠在線(xiàn)測試，而無(wú)需昂貴的釘床在線(xiàn)測試設備。然而，在大的電路板上，邊界掃描鏈路很長(cháng)，電路板設計人員面臨著(zhù)多種挑戰，諸如故障檢測和隔離、測試時(shí)間、物理布線(xiàn)，同時(shí)還要管理偏移，電壓轉換和滿(mǎn)足各種特殊需要。傳統上使用ASSP來(lái)應對這些挑戰，然而基于A(yíng)SSP的解決方案更為昂貴，有固定的電平和一些
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萊迪思推出針對MachXO和ispMACH 4000ZE PLD而優(yōu)化的參考設計
- 萊迪思半導體公司今天宣布已經(jīng)推出了針對MachXO™和ispMACH® 4000ZE PLD而優(yōu)化的超過(guò)90個(gè)參考設計。參考設計能夠幫助設計人員快速和高效地進(jìn)行設計，并能有效使用這些常用功能，諸如通用I/O擴展、I2C總線(xiàn)主/從、LCD控制器、SD閃存控制器，以及其他接口，這些功能廣泛地用于各種市場(chǎng)，包括消費、通訊、計算機，工業(yè)和醫療等。這些參考設計與完整的文檔和設計源代碼結合在一起完全可以適應客戶(hù)的需求，使設計人員縮短設計時(shí)間，提高工作效率并加快產(chǎn)品的上市。 &ldqu
- 關(guān)鍵字： 萊迪思 參考設計 PLD
NU HORIZONS ELECTRONICS成為萊迪思半導體全球代理商
- 萊迪思半導體公司今日宣布Nu Horizons Electronics Corp. 即日起將在全球范圍內代理萊迪思的全部產(chǎn)品。Nu Horizons目前在整個(gè)亞太地區代理萊迪思產(chǎn)品。 Nu Horizons全球代理部總裁Kent Smith 表示：“Nu Horizons Electronics 非常高興能與萊迪思一起拓展全球業(yè)務(wù)。萊迪思是全球領(lǐng)先的FPGA、PLD、可編程時(shí)鐘和電源管理器件、軟件設計工具和IP核供應商之一，并且我們的全球銷(xiāo)售和工程師團隊對于可編程邏輯技術(shù)非常了解。萊
- 關(guān)鍵字： 萊迪思 FPGA PLD 可編程時(shí)鐘 電源管理器件
萊迪思推出適用于SERDES 和視頻時(shí)鐘分配的開(kāi)發(fā)平臺
- 萊迪思半導體公司今日發(fā)布ispClock 5400D 可編程時(shí)鐘器件的評估板，價(jià)格為169美元。這款新的評估板是適用于ispClock5400D差分時(shí)鐘分配器件的評估和設計的易于使用的開(kāi)發(fā)平臺。該款評估板還可以用于查看5400D器件的性能和在系統編程，或者用作LatticeECP3™ FPGA串行協(xié)議或視頻協(xié)議評估板的副板或時(shí)鐘源。 通常，只有帶有LVDS或LVPECL接口的價(jià)格昂貴的振蕩器才可用作FPGA SERDES接口應用的參考時(shí)鐘源。而現在ispClock5400D器件提供超
- 關(guān)鍵字： 萊迪思 開(kāi)發(fā)平臺 LatticeECP3
用內部邏輯分析儀調試FPGA(08-100)
- 進(jìn)行硬件設計的功能調試時(shí)，FPGA的再編程能力是關(guān)鍵的優(yōu)點(diǎn)。CPLD和FPGA早期使用時(shí)，如果發(fā)現設計不能正常工作，工程師就使用“調試鉤”的方法。先將要觀(guān)察的FPGA內部信號引到引腳，然后用外部的邏輯分析儀捕獲數據。然而當設計的復雜程度增加時(shí)，這個(gè)方法就不再適合了，其中有幾個(gè)原因。第一是由于FPGA的功能增加了，而器件的引腳數目卻緩慢地增長(cháng)。因此，可用邏輯對I/O的比率減小了，參見(jiàn)圖1。此外，設計很復雜時(shí)，通常完成設計后只有幾個(gè)空余的引腳，或者根本就沒(méi)有空余的引腳能用于調試。
- 關(guān)鍵字： 萊迪思 FPGA 邏輯分析儀
為FPGA軟處理器選擇操作系統(08-100)
- 操作系統能夠提高可移植性，并提供多種經(jīng)過(guò)測試的抽象層，服務(wù)層和應用模塊層以供選擇，從而加快產(chǎn)品上市時(shí)間并減少應用程序出錯的可能性。然而，選擇一個(gè)嵌入式操作系統( OS )從來(lái)就不是一個(gè)簡(jiǎn)單的過(guò)程，因為集成嵌入式軟件的方式選擇余地很大，你可以完全都由自己來(lái)編寫(xiě)，或通過(guò)商業(yè)定制專(zhuān)門(mén)實(shí)時(shí)操作系統，也可以直接購買(mǎi)通用操作系統不作任何修改，現成的通用操作系統。FPGA性能的提高和軟處理器核的出現，直接導致了可編程邏輯SoC解決方案的產(chǎn)生，隨著(zhù)這一變化，關(guān)于選擇標準，設計方案以及折中考慮等傳統經(jīng)驗也需要與時(shí)俱進(jìn)以
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萊迪思為L(cháng)atticeECP2低成本FPGA擴展市場(chǎng)
- --第二代 EConomy Plus器件降低了50%的價(jià)格并達到雙倍的密度 -- 萊迪思半導體公司近日公布了其第二代EConomy Plus 現場(chǎng)可編程門(mén)陣列 (FPGA)器件，LatticeECP2系列。用了富士通90納米CMOS工藝和300毫米硅片，在大批量的情況下，此系列使得FPGA價(jià)格降到每1000查找表（LUT）低于0.50美元。與130納米 LatticeECP FPGA相比，新的系
- 關(guān)鍵字： LatticeECP2 萊迪思 市場(chǎng)
萊迪思富士通發(fā)布LatticeSC和LatticeECP2
- －通力合作打造出難以超越的FPGA產(chǎn)品系列－ 萊迪思半導體公司近日宣布推出其新一代的90納米FPGA，包含兩個(gè)全新的FPGA器件系列。LatticeSC™ 系統芯片FPGA的設計宗旨是提供業(yè)界最佳的整體性能，而LatticeECP2™ FPGA則將業(yè)界成本最低的FPGA結構和高端的FPGA功能集于一身。這兩個(gè)器件系列都采用了富士通公司經(jīng)過(guò)優(yōu)化的工藝，既滿(mǎn)足了高容量FPGA對成本效率的要求，又能夠提供擁有數百萬(wàn)門(mén)的系統級FPGA所需的千兆赫性能。這兩個(gè)器件系列將在
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用可編程的扭斜控制來(lái)解決時(shí)鐘網(wǎng)絡(luò )問(wèn)題的方法
- 時(shí)鐘網(wǎng)絡(luò )管理問(wèn)題提高同步設計的整體性能的關(guān)鍵是提高時(shí)鐘網(wǎng)絡(luò )的頻率。然而，諸如時(shí)序裕量、信號完整性、相關(guān)時(shí)鐘邊沿的同步等因素極大地增加了時(shí)鐘網(wǎng)絡(luò )設計的復雜度。傳統上，時(shí)鐘網(wǎng)絡(luò )的設計采用了簡(jiǎn)單的元件，諸如扇出緩沖器、時(shí)鐘發(fā)生器、延時(shí)線(xiàn)、零延時(shí)緩沖器和頻率合成器。由于PCB走線(xiàn)長(cháng)度不等而引起的時(shí)序誤差，采用蜿蜒走線(xiàn)設計的走線(xiàn)長(cháng)度匹配方法來(lái)處理。走線(xiàn)阻抗與輸出驅動(dòng)阻抗的不匹配經(jīng)常通過(guò)反復試驗選擇串聯(lián)電阻來(lái)消除。多種信號的標準使得時(shí)鐘邊沿的同步更加復雜。至今，這三種挑戰會(huì )經(jīng)常遇到，并且鮮有理想的解決方案。以下描述了
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可編程邏輯器件融合CPLD+FPGA最佳特性
- 可編程邏輯器件融合CPLD+FPGA最佳特性 Lattice(萊迪思)半導體公司近日推出了新的MachXO可編程邏輯器件系列產(chǎn)品，Lattice稱(chēng)，這種新一代的跨越式可編程邏輯器件支持傳統上由高密度的CPLD或者低容量的FPGA所實(shí)現的應用?！ 﨤attice現場(chǎng)應用支持副總裁Jock Tomlinson介紹，MachXO邏輯器件建立在低成本的130nm嵌入式Flash處理工藝上。它能夠在單芯片中瞬時(shí)工作，這種特性對于許多CPLD應用來(lái)說(shuō)是十分重要的。3.5ns的管腳至管腳的延時(shí)使得器件能夠滿(mǎn)足當代系統
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萊迪思推出ispCLOCKTM高性能時(shí)鐘發(fā)生器器件
- 萊迪思半導體公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系統可編程時(shí)鐘發(fā)生器器件新系列。ispClock5500系列中的第一批器件：10輸出的ispClock5510 和 20 輸出的 ispClock5520將一個(gè)高性能的時(shí)鐘發(fā)生器和一個(gè)靈活的通用扇出緩沖器合成在一起。采用了一個(gè)高性能的鎖相環(huán)以及時(shí)鐘乘除工具，該片上的時(shí)鐘發(fā)生器可以提供多達5個(gè)頻率范圍從10MHz到320MHz的時(shí)鐘。無(wú)論是單端還是差分信號模式，通用扇出緩沖器都可以驅動(dòng)多達20個(gè)時(shí)鐘網(wǎng)絡(luò )，并且每一個(gè)輸出都是
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萊迪思推出業(yè)界第一個(gè)混合信號PLD、開(kāi)拓了電源管理市場(chǎng)
- 世界上最大的在系統可編程器件供應商－萊迪思半導體公司（納斯達克代號：LSCC）宣布推出其創(chuàng )新的PowerPAC™器件。這是業(yè)界第一片混合信號可編程邏輯器件（PLD），它內含在系統可編程的模擬和邏輯組塊，能提供經(jīng)過(guò)優(yōu)化的電源管理功能，這一功能對如今的多電源電子系統是至關(guān)重要的。該器件集成了可編程邏輯、電壓比較器、參考電壓及高電壓的場(chǎng)效應管驅動(dòng)器，支持單芯片可編程供電定序與監控，為總值達到120億美元的電源半導體市場(chǎng)奉獻了獨特的可編程控制方案。雖然，微處理器、DSP、FPGA和專(zhuān)用集成電路（ASI
- 關(guān)鍵字： 萊迪思 模擬IC 電源
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歡迎您創(chuàng )建該詞條，闡述對萊迪思的理解，并與今后在此搜索萊迪思的朋友們分享。 創(chuàng )建詞條
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