萊迪思推出ispCLOCKTM高性能時(shí)鐘發(fā)生器器件
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完整時(shí)鐘樹(shù)設計的第一個(gè)單片解決方案
在器件內部，七個(gè)五位計數器（輸入、反饋和五個(gè)輸出）為輸出頻率的選擇提供了精密的間隔度。無(wú)論所處的板塊和頻率，此高性能的通用扇出緩沖器最大的管腳至管腳的歪斜為50ps，最大周期-周期（峰-峰）輸出抖動(dòng)小于100ps。每個(gè)時(shí)鐘網(wǎng)絡(luò )的輸出歪斜可以進(jìn)一步以200ps的延時(shí)增量（提前或滯后）進(jìn)行控制，以此補償電路板上時(shí)鐘網(wǎng)絡(luò )走線(xiàn)長(cháng)度的差異。此外，參考輸入和通用扇出緩沖器均可以用不同的電平支持一系列流行的單端和差分邏輯標準（LVCMOS, LVTTL, HSTL, SSTL, LVDS, LVPECL）。輸入終端和每個(gè)輸出的輸出阻抗可以單獨調整以匹配各自的走線(xiàn)阻抗，其結果可以保持時(shí)鐘網(wǎng)絡(luò )高度的信號完整性。
“萊迪思正將集成性、在系統可編程性和出眾的性能拓展至時(shí)鐘管理領(lǐng)域?！比R迪思半導體公司市場(chǎng)副總裁Stan Kopec說(shuō)?！皻v史上，在時(shí)鐘層次的不同層面上，時(shí)鐘網(wǎng)絡(luò )的設計采用多片功能有限的器件來(lái)實(shí)現。新的ispClock器件是采用單芯片方便而精確地解決完整時(shí)鐘樹(shù)設計問(wèn)題的第一個(gè)產(chǎn)品?！?/P>
對傳統時(shí)鐘網(wǎng)絡(luò )設計的一個(gè)全面的改進(jìn)
傳統上采用諸如扇出緩沖器、時(shí)鐘發(fā)生器、延時(shí)線(xiàn)、零延時(shí)緩沖器和頻率合成器等簡(jiǎn)單元件來(lái)設計時(shí)鐘網(wǎng)絡(luò )。由不等的PCB走線(xiàn)長(cháng)度引起的時(shí)序誤差可采用彎曲的走線(xiàn)布局來(lái)實(shí)現走線(xiàn)長(cháng)度匹配。通過(guò)嘗試和對一系列電阻的誤差選擇來(lái)減小走線(xiàn)阻抗的不匹配。
與之相反，ispClock5500器件通過(guò)一個(gè)可編程的歪斜特性來(lái)補償由時(shí)鐘網(wǎng)絡(luò )的走向長(cháng)度差異引起的時(shí)序誤差；對每個(gè)輸出的特性進(jìn)行編程以達到所需的輸出阻抗來(lái)匹配走線(xiàn)阻抗；對輸出的開(kāi)關(guān)速度或擺率進(jìn)行編程來(lái)減少電磁干擾。其結果是節省了電路板的面積、改善了信號的完整性、簡(jiǎn)化了時(shí)鐘網(wǎng)絡(luò )的層次、改進(jìn)了時(shí)序的一致性以及降低了成本。
ispClock5500器件的可以存儲多達四種時(shí)序及輸出配置、并且能在它們之間方便地切換的能力進(jìn)一步拓展了它的效率：能支持寬裕時(shí)鐘余量（在電路板上以高于典型頻率運行以評估設計的牢靠性）和功率管理（在低于臨界工作的情況下，調到高效、低頻檔以降低動(dòng)態(tài)功耗）。通過(guò)芯片上邊界掃描口的在系統可編程能力，可以幫助調試復雜的時(shí)序問(wèn)題以及對個(gè)別的網(wǎng)絡(luò )時(shí)序進(jìn)行調整從而取得最佳性能。
PAC-Designer
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