萊迪思今日發(fā)布改進(jìn)了綜合和功耗優(yōu)化的CPLD設計工具

　　萊迪思半導體公司今日發(fā)布了ispLEVER® Classic設計工具套件1.4版。ispLEVER Classic設計軟件已經(jīng)升級，添加了帶有HDL Analyst功能集的Synopsys Synplify Pro，以及改進(jìn)的ispMACH® 4000ZE CPLD Fitter，具有更好的功耗優(yōu)化功能。

　　Synplify Pro HDL Analyst為設計師們提供了快速直觀(guān)地實(shí)現高階寄存器傳輸級(RTL)Verilog或VHDL的方法。設計師可以在圖和源代碼之間進(jìn)行交叉查詢(xún)，以確保其使用的編碼方式對目標CPLD器件來(lái)說(shuō)是最高效的。例如：有限狀態(tài)機(Finite State Machines，FSM)是CPLD設計中常見(jiàn)的功能。FSM由HDL Analyst自動(dòng)提取并以氣泡圖方式顯示，帶有狀態(tài)變化箭頭和一張狀態(tài)編碼表。

　　為了使ispMACH 4000ZE CPLD的動(dòng)態(tài)功耗最小化，現在Classic 1.4 fitter針對未使用的I/O和時(shí)鐘源自動(dòng)使能器件的Power Guard功能，從而避免了不必要的內部開(kāi)關(guān)電路的功耗。ispLEVER Classic 1.4軟件還包括針對廣受歡迎的ispMACH 4000 CPLD系列而改進(jìn)的功能和學(xué)習資料。4000系列的綜合接口已經(jīng)升級，添加了更多的優(yōu)化控制和一種參考Synplify 設計約束(Synplify Design Constraint，SDC)文件的方法，用于時(shí)序控制。已經(jīng)擴展了ispLEVER Classic軟件的在線(xiàn)幫助功能，這使得使用萊迪思的CPLD設計將更方便有效?，F在的在線(xiàn)幫助包括針對ispMACH 4000架構特性和功耗估計的重要技巧“How To”主題。新的“通用”原理圖庫文件手冊說(shuō)明了SPLD和CPLD器件系列間通用的邏輯符號。Classic 1.4設計軟件隨ispVM™系統17.8編程環(huán)境一起提供。