中芯國際與Cadence共推65納米低功耗解決方案

　　電子設計企業(yè)Cadence設計系統公司今天宣布推出一款全面的低功耗設計流程，面向基于中芯國際65納米工藝的設計工程師。該流程以Cadence低功耗解決方案為基礎，通過(guò)使用一個(gè)單一、全面的設計平臺，可以更加快速地實(shí)現尖端、低功耗半導體產(chǎn)品的設計。

　　“目前，功耗已成為一個(gè)關(guān)鍵的設計制約因素，從技術(shù)和成本的角度來(lái)說(shuō)，它同時(shí)序和面積一樣重要”，SMIC設計服務(wù)中心副總裁劉明剛表示，“SMIC-Cadence Reference Flow 4.0具有先進(jìn)的自動(dòng)化低功耗設計功能，能夠滿(mǎn)足低功耗設計創(chuàng )新的需要。”

　　通過(guò)低功耗芯片的設計實(shí)現，完成了對該設計流程的確認。上述芯片利用了 SMIC 的內部設計65納米庫，包括有效的電流源模型(ECSM)標準單元、功耗管理單元、PLL、SRAM 和 I/O 庫。該設計中所采用的低功耗技術(shù)包括功率門(mén)控和多電源/多電壓(MSMV)技術(shù)，可以降低漏電和動(dòng)態(tài)功耗消耗。

　　“能率對許多新型半導體產(chǎn)品來(lái)說(shuō)都是一個(gè)關(guān)鍵的要求，然而設計者有時(shí)卻認為關(guān)注于功耗只是最近才剛剛興起，因而伴隨著(zhù)很多風(fēng)險”，Cadence公司產(chǎn)品營(yíng)銷(xiāo)副總裁 Steve Carlson 表示，“Cadence 低功耗解決方案提供了全面的、經(jīng)過(guò)硅驗證的從前端到后端的流程，面向基于SMIC的65納米工藝技術(shù)的設計者，它包括對功能和結構的驗證，同時(shí)提高了生產(chǎn)率。該解決方案快速、易用并經(jīng)過(guò)了實(shí)踐檢驗。”