VHDL設計中電路簡(jiǎn)化問(wèn)題的探討

　?。尺壿嬙O計對電路結構的影響

　　還有一個(gè)使電路復雜化的原因是邏輯電路的輸入項太多以致需占用過(guò)多的面積。我們從圖3和圖4兩個(gè)相同功能的邏輯電路和他們對應的VHDL描述來(lái)分析。

　　比較兩圖可知，圖3是二級邏輯門(mén)，每個(gè)輸入信號與不只一個(gè)邏輯門(mén)相連，圖4是三級的邏輯門(mén)，每個(gè)輸入信號只與一邏輯門(mén)相連。由于級數少，延時(shí)也較少，因此圖3的速度要比圖4快。然而，由于圖３ 的輸入項要比圖4大的多（10:5），因此，占用的面積必然也比圖3大。圖4是圖3通過(guò)提取公因數（例中是B和C）得來(lái)的，這是把附加的中間項加到結構描述中去的一種過(guò)程，它使輸入到輸出中的邏輯級數增加，犧牲速度換來(lái)電路占用面積的減少。對于對延時(shí)要求不高的情況下采用這種方法分解邏輯電路以達到減少電路復雜度的目的。

　　通過(guò)以上簡(jiǎn)單、初步的探討，我們可以知道，用VHDL進(jìn)行集成電路的設計，牽涉到對VHDL語(yǔ)言的使用方法和對設計的理解程度。本文討論了以下幾個(gè)簡(jiǎn)化和優(yōu)化電路設計的3個(gè)值得注意的方面：

　?。ǎ保┰谟肰HDL進(jìn)行設計中要注意避免不必要的寄存器描述。

　?。ǎ玻┰诰帉?xiě)程序前要先對整個(gè)設計進(jìn)行較深入的了解?熆蒲У幕?分設計，多設想幾種方案行比較的單元取代較多位數的單元。

　?。ǎ常┰谘訒r(shí)要求不高的情況下，可提取邏輯電路公因子?煱閹?分解成含有中間變量的多級電路。