VHDL設計中電路簡(jiǎn)化問(wèn)題的探討

　　近年來(lái)，隨著(zhù)集成電路技術(shù)的發(fā)展，用傳統的方法進(jìn)行芯片或系統設計已不能滿(mǎn)足要求，迫切需要提高設計效率。在這樣的技術(shù)背景下，能大大降低設計難度的VHDL設計方法正越來(lái)越廣泛地被采用。但是VHDL設計是行為級的設計?熕?帶來(lái)的問(wèn)題是設計者的設計思考與電路結構相脫節。設計者主要是根據VHDL的語(yǔ)法規則，行為進(jìn)行描述，綜合工具進(jìn)行電路結構的綜合、編譯、優(yōu)化，通過(guò)仿真工具進(jìn)行邏輯功能仿真和系統時(shí)延的仿真。實(shí)際設計過(guò)程中，由于每個(gè)工程師對語(yǔ)言規則、對電路行為的理解程度不同，每個(gè)人的編程風(fēng)格不同，往往同樣的系統功能，描述的方式是不一樣的，綜合出來(lái)的電路結構更是大相徑庭。因此，即使最后綜合出的電路都能實(shí)現相同的邏輯功能，其電路的復雜程度和時(shí)延特性都會(huì )有很大的差別，甚至某些臃腫的電路還會(huì )產(chǎn)生難以預料的問(wèn)題。從這個(gè)問(wèn)題出發(fā)，我們就很有必要深入討論在VHDL設計中如何簡(jiǎn)化電路結構，優(yōu)化電路設計的問(wèn)題。

　　１描述方法對電路結構的影響

　　用VHDL進(jìn)行設計，其最終綜合出的電路的復雜程度除取決于設計要求實(shí)現的功能的難度外，還受設計工程師對電路的描述方法和對設計的規劃水平的影響。最常見(jiàn)的使電路復雜化的原因之一是設計中存在許多本不必要的類(lèi)似LATCH的結構。而且由于這些結構通常都由大量的觸發(fā)器組成，不僅使電路更復雜，工作速度降低，而且由于時(shí)序配合的原因而導致不可預料的結果。例如對于同一譯碼電路有不同VHDL描述：

　?。保篒FINDEX＝″00000″THEN

　　STEPSIZE＜＝″0000111″;??

　　WLSIFINDEX＝″00001″THEN

　　STEPSIZE＜＝″0001000″;??

　　LSIFINDEX＝″00010″THEN

　　STEPSIZE＜＝″0001001″;??

　　……

　　ELSE

　　STEPSIZE＜＝″0000000″;??

　　ENDIF；

　?。玻篠TEPSIZE＜＝″0000111″WHENINDEX＝″00000″ELSE

　　″0001000″WHENINDEX＝″00001″ELSE

　　″0001001″WHENINDEX＝″00010″ELSE

　　……

　　″0000000″;??

　　以上兩段程序描述了同一個(gè)譯碼電路。第二段程序由于WHEN......ELSE的語(yǔ)句不能生成鎖存器的結構且ELSE后一定要有結果，所以不會(huì )有問(wèn)題，而第一個(gè)程序如果不加ELSESTEPSIZE〈＝“0000000”這句，則會(huì )生成一個(gè)含有７位寄存器的結構，雖然都能實(shí)現相同的譯碼功能。但是電路復雜度會(huì )大增。而由于每個(gè)工程師的寫(xiě)作習慣不同，有的喜歡用IF....ELSE的語(yǔ)句，有的喜歡用WHEN....ELSE的方式，而用IF....ELSE時(shí)，如稍不注意，在描述不需要寄存器的電路時(shí)沒(méi)加ELSE，則會(huì )引起電路不必要的開(kāi)銷(xiāo)。所以在VHDL設計中要慎用IF....ELSE這類(lèi)能描述自身值代入的語(yǔ)句。

　?。苍O計規劃的優(yōu)劣直接影響電路結構

　　另一主要引起電路復雜化的原因是對設計規劃的不合理。雖然VHDL語(yǔ)言能從行為描述生成電路，但一個(gè)完整的設計一般來(lái)說(shuō)都不可能由直接描述設計的目標功能來(lái)實(shí)現的?？傄言O計分成若干部分，每一部分再分別描述其行為。這就涉及到如何劃分功能模塊的問(wèn)題，要求對設計了解的較深入，才能使劃分更有效，才能降低電路的復雜程度。例如我們設計一個(gè)時(shí)鐘源為1kHz，每32秒發(fā)出一組信號（共八組）的簡(jiǎn)單的控制器來(lái)說(shuō)。下面有兩種實(shí)現方法：

　?。ǎ保┯?5位的記數器實(shí)現把輸入1kHz的時(shí)鐘分頻為1／32Hz，然后用這個(gè)作為時(shí)鐘驅動(dòng)一個(gè)3位的記數器，這個(gè)記數器的八個(gè)狀態(tài)分別通過(guò)一個(gè)3－8譯碼器發(fā)出所要求的信號。

　　18位的記數器把輸入的1kHz時(shí)鐘進(jìn)行分頻，再利用記數器的八個(gè)相距32秒的狀態(tài)來(lái)推動(dòng)一個(gè)12－8譯碼器來(lái)實(shí)現。

　　對于如此的設計要求，VHDL程序分別如下所示：

　?。保谝环N設計方法的VHDL源程序

　　process(clk,cclk,count2)??

　　begin

　　if??(clk＝＇1＇andclk＇event)then

　　count2＜＝count2＋1;??

　　if(count２＝″000000000000000″)then

　　cclk＜＝＇1＇;??

　　else

　　cclk＜＝＇0＇;??

　　endif;??

　　endif;??

　　endprocess;??

　　process(cclk,count３,ctemp)??

　　begin

　　if(cclk＝＇1＇andcclk＇event)then

　　count3＜＝count3＋1;??

　　if(count3＝″000″)the n