功率智能工具替代時(shí)鐘樹(shù)合成

功率智能工具替代時(shí)鐘樹(shù)合成

新興的EDA公司 Azuro Inc希望幫助ASIC（專(zhuān)用集成電路）設計者們獲得更好的方法來(lái)節約IC的功耗，并最大限度延長(cháng)無(wú)線(xiàn)應用IC的運行時(shí)間。為了這個(gè)目的，該公司最近公布了PowerCentric EDA 工具，一種可以替代時(shí)鐘樹(shù)合成的功率智能工具，公司聲稱(chēng)用此方法可以節約10％~20％的功耗。
　　該公司首席執行官Pual Cunningham指出，在當今的ASIC設計流程中，設計者們在邏輯合成階段主要關(guān)心時(shí)鐘選通，而在物理優(yōu)化和布局后的時(shí)鐘樹(shù)合成階段主要關(guān)注時(shí)鐘緩沖?！霸谀氵M(jìn)入時(shí)鐘樹(shù)合成階段之前，你不能量化時(shí)鐘選通對時(shí)序和功耗的影響?！盋unningham說(shuō)，“這是一個(gè)即插即禱（plug-and-pray）的方法，你單憑可感覺(jué)到的經(jīng)驗把東西扔進(jìn)去，然后期待在后端得到最好的結果?！彼赋?，大多數情況是使用者不得不反復進(jìn)行時(shí)鐘樹(shù)合成，直到得到在性能、面積、功耗各方面可以接受的結果?！坝捎谟刑嗟淖儎?dòng)因素，手動(dòng)處理是不可能的?！?br/>　　對于那些習慣于時(shí)鐘樹(shù)合成的設計者，這項技術(shù)允許他們在設計中間進(jìn)行時(shí)鐘選通和時(shí)鐘緩沖的合成。在A(yíng)zuro 的流程中，使用者輸入已經(jīng)布局的門(mén)級網(wǎng)表、DEF/PDEF、SDC、lib以及LEF文件到PowerCentric。該工具也接受手動(dòng)或工具生成的時(shí)鐘。此工具的門(mén)選通合成（Gated Synthesis）引擎讀取布局的門(mén)級網(wǎng)表，而不是RTL（寄存器轉移級）代碼?！拔覀兛梢灾苯涌吹介T(mén)級網(wǎng)表的電路圖，而不是RTL，”Cunningham說(shuō)，“由此，我們可以提取出3倍的潛在選通機會(huì )，從而優(yōu)化設計?！?br/>　　一旦工具發(fā)現了貫穿整個(gè)芯片設計的選通機會(huì )，它就會(huì )用iCTS （智能時(shí)鐘樹(shù)合成）引擎來(lái)評估貫穿整個(gè)設計的機會(huì )和平衡因素，諸如增加的緩沖和群集產(chǎn)生的額外開(kāi)銷(xiāo)以及它們對性能和面積的影響等。iCTS利用了非矢量的SASm 靜態(tài)電路估算技術(shù)，它可以不通過(guò)詳盡的精細仿真來(lái)給出電路的現場(chǎng)平均活躍性。PowerCentric 的iCTS 引擎可以產(chǎn)生優(yōu)化的時(shí)鐘樹(shù)，完成緩沖插入、布局、尺寸優(yōu)化以及時(shí)鐘門(mén)的布局、尺寸優(yōu)化等。該工具會(huì )移除、調整尺寸或替換輸入設計中任何非保護的緩沖或時(shí)鐘門(mén)。該工具在64位的系統上1小時(shí)可以完成100 000個(gè)優(yōu)化實(shí)例。