利用直接時(shí)鐘控制技術(shù)實(shí)現存儲器接口數據采集

提要

　　本應用指南介紹了在 VirtexTM-4 器件中實(shí)現存儲器接口的直接時(shí)鐘控制數據采集技術(shù)。直接時(shí)鐘控制方案利用了 Virtex-4 系列所獨有的某些架構特性（例如，每個(gè) I/O 模塊 (IOB) 中均具備一個(gè) 64-tap 的絕對延遲線(xiàn)）。

　　簡(jiǎn)介

　　大多數存儲器接口都是源同步接口，從外部存儲器器件傳出的數據和時(shí)鐘/ 選通脈沖是邊沿對齊的。在 Virtex-4 器件采集這一數據，需要延遲時(shí)鐘/ 選通脈沖或數據。利用直接時(shí)鐘控制技術(shù)，數據經(jīng)延遲，并與內部 FPGA 時(shí)鐘實(shí)現中心對齊。在這個(gè)方案中，內部 FPGA 時(shí)鐘采集傳出的數據。存儲器傳出的時(shí)鐘/ 選通脈沖用于決定與數據位相關(guān)的延遲值。因此，與選通脈沖相關(guān)的數據位的數量不受限制。由于無(wú)需將選通脈沖分配給相關(guān)數據位，所以不需要其他時(shí)鐘資源。

　　時(shí)鐘/ 選通脈沖和數據位使用的 Virtex-4 資源是一條 64-tap 絕對延遲線(xiàn)。該 64-tap 絕對延遲線(xiàn)可利用 IDELAY 和 IDELAYCTRL primitive 實(shí)現。時(shí)鐘/ 選通脈沖和數據位均通過(guò)此 64-tap絕對延遲線(xiàn)來(lái)布線(xiàn)。雖然選通脈沖不 用于采集數據，但它用于確定數據與內部 FPGA 時(shí)鐘實(shí)現中心對齊所需的 tap 數量。以下部分將詳細解釋直接時(shí)鐘控制技術(shù)方案的設計及實(shí)現。

　　選通脈沖邊沿檢測

　　與時(shí)鐘/ 選通脈沖相關(guān)的數據位的延遲值就是內部 FPGA 時(shí)鐘上升沿與時(shí)鐘/ 選通脈沖中心之間的相位差。假設時(shí)鐘/ 選通脈沖和數據實(shí)現了邊沿對齊。要確定這個(gè)相位差，時(shí)鐘/ 選通脈沖通過(guò) IOB 內的 64-tap 絕對延遲線(xiàn)輸入，并利用內部 FPGA 時(shí)鐘在增量 tap 輸出端對其進(jìn)行采樣。

　　要確定時(shí)鐘/ 選通脈沖的中心，至少需要檢測到時(shí)鐘/ 選通脈沖的兩個(gè)邊沿或轉換。檢測出第二次轉換所需的 tap 數（即第二個(gè)邊沿的 tap）和檢測出第一次轉換所需的 tap 數（即第一個(gè)邊沿的 tap）之差，即為時(shí)鐘/ 選通脈沖寬度。這個(gè)差值的二分之一就是脈沖中心（即脈沖中心的 tap）。從內部 FPGA 時(shí)鐘上升沿到時(shí)鐘/ 選通脈沖中心之間的 tap 數，即為第一個(gè)邊沿的tap 數與脈沖中心的 tap 數之和。

表1 描述了各類(lèi) tap 數量。

　　圖1 說(shuō)明了通過(guò)使數據延遲相應的 tap 數，讓數據與內部 FPGA 時(shí)鐘實(shí)現中心對齊的兩種情況。第 1 種情況所示為，由于時(shí)鐘/ 選通脈沖的下降沿是被檢測到的第一個(gè)邊沿，因此內部FPGA 時(shí)鐘的上升沿位于延遲數據的中心。第 2 種情況所示為，由于時(shí)鐘/ 選通脈沖的上升沿是檢測到的第一個(gè)邊沿，因此內部 FPGA 時(shí)鐘下降沿位于延遲數據的中心。

　　實(shí)現選通脈沖邊沿檢測

　　由于具有專(zhuān)用的 IDELAY 和 IDELAY_CTRL 電路，所以可以輕松地在 Virtex-4 器件中實(shí)現確定延遲值的電路。實(shí)現確定延遲值電路的結構圖如圖2 所示。

　　利用一個(gè)簡(jiǎn)單的算法檢測存儲器時(shí)鐘/ 選通脈沖的邊沿。將初始值為 0 的時(shí)鐘/ 選通脈沖輸入IDELAY 模塊。時(shí)鐘/ 選通脈沖將不停地增加 1 tap 的延遲，直到檢測到第一個(gè)邊沿。然后記錄下檢測出第一個(gè)邊沿所需的 tap 數。在檢測到第二個(gè)邊沿之前，時(shí)鐘/ 選通脈沖仍然不停地增加 1 tap 的延遲。然后記錄下檢測出第二個(gè)邊沿所需的 tap 數。根據兩次記錄的值，計算出脈沖寬度。在用 tap 數確定時(shí)鐘/ 選通脈沖寬度后，除以 2 即得到中間值。中間值與檢測出第一個(gè)邊沿所需的 tap 數之和為延遲數據所需的 tap 數。

　　IDELAY 模塊可用的 tap 總數為64。因此，當頻率為 200 MHz 或以下時(shí)，將無(wú)法檢測出兩個(gè)邊沿。如果在 64 tap 結束后僅檢測出一個(gè)邊沿，那么延遲數據所需的 tap 數應為，檢測出第一個(gè)邊沿所需的 tap 數減去 16 tap （約 1.25 ns，每個(gè) tap 的延時(shí)約為 75 ps）。一個(gè) 200 MHz 時(shí)鐘/ 選通脈沖周期的四分之一約為 16 tap。根據時(shí)序分析，該值也適用于更低的頻率，最低可達 110 MHz。當頻率低于 110 MHz 時(shí)，如果在 64 tap 結束后未檢測出任何邊沿，那么延遲數據所需的 tap 數應為 32 tap（約 2.5 ns，每個(gè) tap 的延時(shí)約為 75 ps）。該值足以使內部 FPGA時(shí)鐘邊沿位于數據窗口內。

　　檢測第一個(gè)和第二個(gè)邊沿僅需一個(gè)小型狀態(tài)機。只有在為確定數據延遲 tap 數而發(fā)出的虛讀操作過(guò)程中，才啟用該狀態(tài)機。在正式工作之前，發(fā)送至外部存儲器器件的虛讀操作命令包含多條背靠背讀命令。狀態(tài)機將控制輸入 IDELAY 電路的信號，即DLYRST、DLYCE 和 DLYINC。

DLYRST － 延遲線(xiàn)復位信號，將延遲線(xiàn)中的 tap 數重設為按 IOBDELAY_VALUE 屬性設置的值。本設計中被設為 "0"。

　　DLYCE － 延遲線(xiàn)使能信號，確定何時(shí)激活延遲線(xiàn)遞增/ 遞減信號。

　　DLYINC - 延遲線(xiàn)遞增/ 遞減信號，可增加或減少延遲模塊中的 tap 數。表2 描述了延遲線(xiàn)的運行模式。

　　用于控制這些延遲模塊輸入的狀態(tài)圖如圖3 所示。該狀態(tài)機的四種狀態(tài)分別為：DELAY_RST、IDLE、DELAY_INC 和 DETECT_EDGE。

　　DELAY_RST

　　該狀態(tài)是發(fā)起虛讀操作時(shí)啟用的狀態(tài)機的第一個(gè)狀態(tài)。在這種狀態(tài)下，延遲模塊被重設為“0”tap。該狀態(tài)之后是多個(gè) IDLE 狀態(tài)。

　　IDLE

　　在這種狀態(tài)下，延遲模塊保持“無(wú)變化”運行模式。除 IDLE 狀態(tài)之外，每種狀態(tài)結束后都會(huì )出現數個(gè) IDLE 狀態(tài)，

　　DELAY_INC

　　這個(gè)狀態(tài)使延遲模塊 tap 數加 1。該狀態(tài)之后是數個(gè)IDLE 狀態(tài)。

　　DETECT_EDGE

　　在這種狀態(tài)下，比較延遲模塊的輸出及其上一個(gè)值，用于檢測信號邊沿或轉換，同時(shí)，延遲模塊 tap 數加 1。該狀態(tài)之后是數個(gè) IDLE 狀態(tài)。

　　在確定了延遲數據所需的 tap 數后，將啟用數據 IDELAY 電路，并增加到這一數值。按照所需的 tap 數，使數據 IDELAY 電路增加相同的時(shí)鐘周期。數據 IDELAY 電路的讀/ 寫(xiě)數據通路結構圖如圖4 所示。

　　數據采集與二次采集

　　如圖4 所示，利用內部 FPGA 時(shí)鐘，在輸入 DDR 觸發(fā)器中采集延遲數據。然后，把這些觸發(fā)器的輸出存儲到兩個(gè) FIFO 中；一個(gè)代表上升沿數據，另一個(gè)代表下降沿數據。這些 FIFO 是利用 LUT RAM 實(shí)現的，其寫(xiě)使能操作由控制器生成的讀使能信號提供，并在數據格式校準的基礎上與采集的讀取數據對齊。

　　DDR2 SDRAM 器件并未隨讀取數據一同提供讀有效或讀使能信號。因此，控制器將根據 CAS延遲和突發(fā)長(cháng)度，生成這個(gè)讀使能信號。在開(kāi)始執行讀取操作時(shí)，必須令該讀使能信號有效，并在選通脈沖的最后一個(gè)上升沿結束后使其無(wú)效。在 IDDR 觸發(fā)器的輸出端，該讀使能信號必須與采集到的讀取數據對齊。為了實(shí)現讀使能對齊，在數據與 FPGA 時(shí)鐘對齊后，將已知數據格式寫(xiě)入存儲器。然后讀回已知數據格式，并在讀使能信號與采集到的讀取數據對齊之前，利用移位寄存器延遲讀使能信號。每字節數據都會(huì )生成一個(gè)讀使能信號。圖5 為讀使能對齊的時(shí)序圖。

　　讀時(shí)序分析

　　這一部分介紹了利用直接時(shí)鐘控制技術(shù)實(shí)現的讀時(shí)序分析。直接在 FPGA 時(shí)鐘域內采集讀取數據，因此，用于數據有效窗口分析的存儲器參數就是存取時(shí)間 (TAC)。下面簡(jiǎn)要介紹了此時(shí)序分析中使用的各個(gè)參數。

　　此時(shí)序分析中考慮的外部存儲器參數有：

　　TAC - 讀取數據 (DQ) 的存取時(shí)間（以 FPGA 傳遞給存儲器的時(shí)鐘為參照）

　　TDCD - DCM 輸出占空比失真

　　利用 FPGA 時(shí)鐘而非存儲器時(shí)鐘/ 選通脈沖 (DQS)，來(lái)采集讀取數據 (DQ) ；因此，該分析考慮了 TAC （以時(shí)鐘為參照的數據存取時(shí)間）。在此分析中，未考慮 DQS - DQ 存儲器參數，如TDQSQ 和 TQHS，因為 TAC 比這兩個(gè)參數更重要。

　　此時(shí)序分析中考慮的 FPGA 參數有：

　　TCLOCK_TREE-SKEW - 緊密放置在該組中的 IOB 觸發(fā)器的全局時(shí)鐘樹(shù)歪斜

　　TPACKAGE_SKEW - 特定器件/ 封裝的封裝歪斜

　　TSAMP - Virtex-4 源同步數據手冊中規定的采樣窗口

　　TIDELAYPAT_JIT - Virtex-4 數據手冊中規定的每個(gè) IDELAY tap 的數據格式抖動(dòng)

　　通過(guò)檢測 DQS 邊沿，計算出與 DQS 相關(guān)的數據位延遲。利用全局時(shí)鐘在 I/O 觸發(fā)器中采集DQS 來(lái)進(jìn)行檢測。因此，最終得到的數據延遲值已經(jīng)包含了 I/O 觸發(fā)器的建立時(shí)間和保持時(shí)間。在進(jìn)行最差情況分析時(shí)，需要考慮 I/O 觸發(fā)器固有的建立時(shí)間和保持時(shí)間。

　　此外，計算數據位和相關(guān)選通脈沖之間的歪斜也需要考慮 PCB 布局歪斜。

　　表3 所示為在205 MHz 頻率下，對DDR2 接口執行的讀時(shí)序分析。全部參數單位均為皮秒。

　　TDATA_PERIOD 是時(shí)鐘周期的二分之一減去TMEM_DCD。TDATA_PERIOD 與不確定值之和的差，就是有效數據窗口 (43 ps)。因此，在 205 MHz 頻率下，-11Virtex-4 器件將產(chǎn)生 43 ps 的余量。

　　參考設計

　　存儲器接口生成器 (MIG) 工具中集成了直接時(shí)鐘控制數據采集技術(shù)的參考設計。該工具已被集成到 Xilinx Core Generator 工具中。最新版參考設計，可從 Xilinx 網(wǎng)站下載 IP 更新：http://www.xilinx.com/cn/xlnx/xil_sw_updates_home.jsp

　　結論

　　Virtex-4 I/O 架構增強了源同步存儲器接口的實(shí)現。本應用指南及參考設計中使用的架構特性包括：

　　IDELAY 模塊 - 連續校準的 tap 延時(shí)很小的延遲元件。

　　FIFO16 primitive - 用作 FIFO 的 Block RAM，無(wú)需使用生成狀態(tài)標志所需的其他 CLB 資源。

　　高速差分全局時(shí)鐘資源提供了更好的占空比。差分時(shí)鐘減少了參考設計所需的全局時(shí)鐘資源數量。