Cadence綜合技術(shù)提供新的方法來(lái)實(shí)現低功耗

Cadence設計系統公司今天發(fā)布了專(zhuān)為Cadence Encounter RTL  Compiler綜合技術(shù)實(shí)現新的低功耗能力，可提升芯片質(zhì)量（QoS）。Encounter RTL Compiler現在通過(guò)將多目標全局優(yōu)化擴展到動(dòng)態(tài)及泄漏功耗優(yōu)化，以一種全新的方式實(shí)現了低功耗。該單一過(guò)程解決方案改進(jìn)了電源、時(shí)序和面積以求獲得更高質(zhì)量的芯片。Encounter RTL Compiler的整個(gè)低功耗綜合解決方案在所有目標的同步優(yōu)化上是獨一無(wú)二的，帶來(lái)了最快的芯片實(shí)現途徑。
從事納米規模設計的工程師們對功耗最為關(guān)注，并且功耗業(yè)已成為眾多項目中最主要的優(yōu)化對象。在數字化實(shí)現流程中，大多數泄漏功耗優(yōu)化是在RTL到門(mén)級綜合過(guò)程中實(shí)現的。Encounter RTL Compiler獨一無(wú)二的、針對功耗、速度以及面積的單通路方法意味著(zhù)更高的QoS以及簡(jiǎn)化的設計流。QoS通過(guò)布線(xiàn)衡量一個(gè)設計的物理特性，主要包括改進(jìn)的面積利用率、更高的性能以及更低的功耗。不再需要在多次運行及多種工具中進(jìn)行試驗和錯誤糾正折衷。
“我們將在接下來(lái)的設計中使用Encounter RTL Compiler的電源優(yōu)化工具。我們已經(jīng)通過(guò)SoC Encounter研究出一套基于Encounter RTL Compiler的泄漏縮減方法，該方法能夠幫我們實(shí)現高達600MHz的目標速度，同時(shí)還能極大程度地減少泄漏功耗。這絕對可以稱(chēng)得上是一舉兩得?！盨andbridgeTechnoloies公司的物理設計師Jeff Turlip如是說(shuō)。
Cadence公司副總裁Chi－Ping Hsu指出：“借助新低功耗方法，Encounter RTL Compiler將繼續改進(jìn)其能力生產(chǎn)出質(zhì)量最好的芯片，實(shí)現最快的運行時(shí)間和最高的容量。我們很高興能夠提供全局綜合技術(shù)以便在整個(gè)設計鏈中幫助我們的客戶(hù)實(shí)現低功耗設計。Artisan和TSMC已經(jīng)同Cadence充分合作，并借助它們的低功耗內核、器件庫以及工藝技術(shù)來(lái)驗證RTL Compiler?！?br/>Encounter RTL Compiler 包括一套獨特的著(zhù)眼全局算法，可以使當前最具挑戰性的低功耗設計實(shí)現性能最優(yōu)化。它可同現有的設計流程一起發(fā)揮作用來(lái)提升芯片的性能，減少設計時(shí)間并獲得質(zhì)量最好的芯片。