一種低誤碼率的ADS-B接收機的設計

摘要：針對廣播式自動(dòng)相關(guān)監控(ADS-B)接收機存在高誤碼率的問(wèn)題，設計一種基于FPGA的ADS-B接收機，通過(guò)ADC電路轉換解調后的模擬信號為數字信號，并利用FPGA的并行處理的特點(diǎn)，采用流水線(xiàn)方式處理ADS-B信號;利用有關(guān)數字濾波和數字信號提取算法，計算得到ADS-B信息，并經(jīng)過(guò)PL2303HX發(fā)送電腦上位機中。實(shí)驗結果證明，可以較好地完成1090MHz ES ADS-B信號的接收，實(shí)現了內部數字信號濾波算法和CRC校驗，有效地降低設備的誤碼率。

1 序言

　　廣播式自動(dòng)相關(guān)監視(ADS-B)是一種基于GPS全球衛星定位系統和空-空、地-空數據鏈通信的航空器運行監視技術(shù)^[1]，正在逐漸成為空中交通管制的一種重要監視手段。ADS-B技術(shù)將衛星導航、通信技術(shù)、機載設備以及地面設備等先進(jìn)技術(shù)相結合，提供了更加安全、高效的空中交通監視手段，能有效提高管制員和飛行員的運行態(tài)勢感知能力，擴大監視覆蓋范圍，提高空中交通安全水平、空域容量與運行效率^[2]。本文介紹了一種基于FPGA的1090MHz ES ADS-B的設計方法，通過(guò)ADC采樣解調之后的信號，并通過(guò)數字濾波的方法濾除干擾信號，得到真實(shí)信號，利用相關(guān)的解算算法，提出ADS-B中的信息，并將其發(fā)送到上位機中。

1.1 ADS-B消息格式

　　1090MHz ES ADS-B消息包含了四個(gè)識別脈沖信號和112位或56位的消息序列。ADS-B消息數據編碼格式采用脈沖位置調制(PPM)編碼，如圖1所示。

1.2 消息提取算法

　　ADS-B的消息提取采用振幅比較的方法，在該接收機中，采用了10MSPS的采樣速率，所以每個(gè)信息位前、后時(shí)間位置脈沖分別采樣5次 ^[3] 。

　　(1)將信息位前時(shí)間位置的采樣集合命名為，后時(shí)間位置采樣集合為 ;

　　(2)計算出S_A，S_B內在參考功率R_ef正負3dB之內的所有采樣點(diǎn)：

　　其中R_ef為參考功率，即每個(gè)信息位的10個(gè)采樣點(diǎn)相近振幅最多點(diǎn)的集合;

　　(3)計算出S_A，S_B內參考功率小6dB以上所有采樣點(diǎn)集合：

　　(4)對以上四個(gè)集合的點(diǎn)進(jìn)行加權運算，考慮到本系統FPGA的性能，所有權值均為整數，其中點(diǎn)S₀、S₄、S₅、S₉運算權值是1，點(diǎn)S₁、S₃、S₆、S₈運算權值是2，點(diǎn)S₂、S₇ 的運算權值是3，則求的四個(gè)運算結果分別為A、B、C、D;

　　(5)對以上四個(gè)運算結果再次做如下運算：

R₁= A-B+C-D

R₂= B-A+D-C

　　若R₁>R₂則該信息位為“1”，否則信息位的值為“0”。

1.3 數字濾波

　　為了消除ADS-B信號中的雜波，這里采用圖像應用中的中值濾波算法。中值濾波的原理是將序列中一點(diǎn)的值，用該點(diǎn)領(lǐng)域內各點(diǎn)值的中值來(lái)代替^[4] 。

　　假設為一組信號序列，按照其大小排序為，則計算得到其中值數值y是

　　以上公式中，在一維情況下，中值濾波器是一個(gè)含有奇數個(gè)采樣點(diǎn)的滑動(dòng)濾波窗口^[4] 。則濾波器的輸出信號序列為：

。

2 硬件設計

2.1 系統設計

　　接收機通過(guò)1090MHz 天線(xiàn)接收ADS-B的信號，并通過(guò)解調設備，得到解調信號，采用FPGA作為核心處理器，通過(guò)AD9233高速ADC轉換芯片采集信號，在FPGA中解算提取相關(guān)信息。其設計框圖如圖2所示。

2.2 前端硬件設計

　　前端設備采用了TA1090EC、BGM1013、TA0232、AD8313芯片，實(shí)現濾波和解調的功能，由于后端采用ADC轉換電路，所以此處不需要轉換為T(mén)TL電平信號，最大程度保證信號的完整性和真實(shí)性，提高解碼的高效性和降低誤碼率。原理圖如圖3所示。

2.3 ADC電路設計

　　ADC采樣電路需要滿(mǎn)足10MSPS的采樣速率，并且需要保證信號的適當幅度。在這個(gè)模塊中，采用了ADI公司的AD9233芯片(電路圖如圖4)，其采樣頻率可以達到125MHz，大大提高ADS-B接收機的信號采集效率;其分辨率為12位，能夠很好地識別小信號，還原真實(shí)信號，為后面的數字濾波提供數據。

2.3 FPGA電路設計

　　ADS-B信號的濾波和解碼都是通過(guò)FPGA實(shí)現的。FPGA電路采用Altera公司的EP4CE6E22C8N的芯片，外部通過(guò)AMS-1117系列的電源芯片實(shí)現3.3V、1.2V、2.5V的供電，并采用EPCS4SI8N作為FPGA的配置芯片。整個(gè)系統采用外部有源晶振50MHz作為系統時(shí)鐘，并通過(guò)時(shí)鐘分頻產(chǎn)生ADS-B信號的采樣和串口發(fā)送的時(shí)鐘信號。并預留了JTAG和AS的下載接口，以便實(shí)現FPGA的調試和下載。整個(gè)FPGA在A(yíng)DS-B接收機中起到了信號的數字濾波、信號報頭識別、信號提取、CRC校驗、信息轉換為ASIC II碼和信息的發(fā)送等功能是ADS-B接收機的核心。