一種低誤碼率的ADS-B接收機的設計

2.4 傳輸模塊設計

　　傳輸模塊實(shí)現的是FPGA與電腦之間的信息交換。利用FPGA的FIFO進(jìn)行數據緩存，并通過(guò)該模塊發(fā)送到上位機中。為了提高信息的傳輸速率，傳輸模塊采用的是PL2303HX，實(shí)現了TTL和USB信號的轉換，將ADS-B信號轉換為AISC II碼傳遞到電腦上位機中。通過(guò)上位機解碼，提取相關(guān)的飛機的位置、速度、高度、經(jīng)緯度等信息，并顯示在界面上，原理圖如圖5所示。

3 軟件設計

3.1 總體設計

　　軟件設計包括ADC數據讀取、數字濾波、信息提取、CRC校驗、串口發(fā)送等幾個(gè)部分。通過(guò)讀取前端信號，并濾除相關(guān)的干擾信號，得到平滑信號，提取相關(guān)信息發(fā)送到上位機中。由于FPGA 并行處理的特點(diǎn)，所以數據的濾波和數據的提取是流水線(xiàn)的處理方式;數據格式的轉換采用的是連續型賦值的方法，保證數據隨時(shí)更新;同時(shí)，數據的發(fā)送是獨立進(jìn)行的，通過(guò)是否存在存儲數據來(lái)判斷是否發(fā)送;其流程圖如圖6所示。

3.2 信號提取設計

　　ADS-B的信號經(jīng)過(guò)數字濾波之后，去掉干擾成分。在模式S應答處理中，首先要完成的操作是報頭檢測，它是一切后續處理的前提和基礎^[3]，信號的提取主要是檢測信號的報頭起始部分，即檢測四個(gè)有效脈沖;檢測到報頭之后提取信號的有效功率，通過(guò)多振幅采樣點(diǎn)方法^[5]計算代碼，提取112位或56位消息。其流程圖如圖7所示。

3.3 串口程序設計

　　通過(guò)FPGA實(shí)現串口的設計，需要將數據送入FIFO中，然后從FIFO讀取相關(guān)的數據，發(fā)送到上位機中，保障數據的完整性。為了保證數據讀寫(xiě)速率相同，這里的FIFO采用了讀寫(xiě)時(shí)鐘同步的FIFO讀寫(xiě)方式。在得到信號提取接收信號之后，讀取存儲ADS-B信息的數組，然后進(jìn)行CRC校驗，如果校驗正確，轉化為ASIC II碼，將數據寫(xiě)入FIFO中，并改變FIFO的存儲狀態(tài);同時(shí)，串口發(fā)送部分通過(guò)判斷FIFO的狀態(tài)信號來(lái)判斷是否發(fā)送信息，如果FIFO為空，則等待不為空信號;否則發(fā)送相關(guān)數據。具體流程圖如8所示。

3.4 RTL級原理圖

　　使用Verilog編寫(xiě)了FPGA的實(shí)現程序，共包含數據處理部分、FIFO讀寫(xiě)部分、串口發(fā)送部分和PLL部分，實(shí)現ADS-B信息的數字濾波、數據信息提取、數據讀寫(xiě)和數據發(fā)送的功能。其RTL級原理圖如圖9所示。

4 實(shí)驗結果

　　利用MATLAB讀取接收機經(jīng)過(guò)模數轉換之后的數據，并通過(guò)MATLAB GUI界面顯示，獲得圖10中的濾波前的信號;經(jīng)過(guò)MATLAB編寫(xiě)中值濾波算法實(shí)現仿真驗證，測試中值濾波在A(yíng)DS-B信號濾波中的實(shí)際效果，得到了圖10濾波之后的波形。從圖中可以看出中值濾波，能夠消除信號中的雜波干擾，使信號變得平滑，并且不改變信號的信號寬度和信號位置，僅僅消除了信號中的雜波干擾信號。

　　利用串口調試助手驗證濾波效果，在相同波特率下，經(jīng)過(guò)濾波之后的信號CRC校驗正確的數據要比對比實(shí)驗組的數據量大，由此可以看出該設計可以降低接收機的誤碼率。

5 結論

　　本文介紹的基于FPGA的ADS-B接收機的設計方法，采用了高速ADC轉換電路，通過(guò)數字濾波算法實(shí)現了信號的濾波，消除了雜波的干擾，采用了多振幅采樣點(diǎn)方法提取消息更加精確。系統采用了數字濾波的方法，降低了ADS-B信號的誤碼率，提高了設備的精確度。

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