FPGA系統設計的仿真驗證之：SDRAM讀寫(xiě)控制的實(shí)現與Modelsim仿真

　　7.6 典型實(shí)例13：SDRAM讀寫(xiě)控制的實(shí)現與Modelsim仿真

　　7.6.1 實(shí)例的內容及目標

　　1.實(shí)例的主要內容

　　本節旨在通過(guò)分析SDRAM控制器，介紹了SDRAM的基本工作模式。最后使用Modelsim對讀寫(xiě)控制器進(jìn)行仿真，幫助讀者進(jìn)一步了解一個(gè)真實(shí)的器件模塊是如何進(jìn)行Modelsim仿真的。

　　2.實(shí)例目標

　　通過(guò)本實(shí)例，讀者應達到下面的目標。

　　· 了解SDRAM存儲器的工作模式。

　　· 熟悉Modelsim仿真的基本流程。

　　· 可獨立使用Modelsim仿真新工程。

　　7.6.2 SDRAM簡(jiǎn)介

　　在高速實(shí)時(shí)或者非實(shí)時(shí)信號處理系統當中，常常使用大容量存儲器實(shí)現數據緩存。而大容量存儲器的控制與使用是整個(gè)系統實(shí)現過(guò)程中的重點(diǎn)和難點(diǎn)之一。

　　SDRAM(同步動(dòng)態(tài)隨即訪(fǎng)問(wèn)存儲器)具有價(jià)格低廉、精密度高、讀寫(xiě)速度快等優(yōu)點(diǎn)，從而成為數據緩存器的首選存儲介質(zhì)。但是SDRAM的結構與SRAM有很大的差異，其控制時(shí)序和機制也比較復雜，這就限制了SDRAM的使用范圍。

　　下面我們首先對SDRAM進(jìn)行簡(jiǎn)單介紹。

　　1.SDRAM信號

　　SDRAM器件的信號可以分為控制、地址和數據信號3類(lèi)，具體定義如表7.2所示。

　　表7.2 SDRAM信號

　　信 號 名信 號 類(lèi) 型信 號 描 述

　　CS輸入Chip Enable，使能

　　CLK輸入Clock，時(shí)鐘

　　CKE輸入Clock Enable，時(shí)鐘使能

　　RAS輸入Row Address Strobe，行地址選通

　　續表

　　信 號 名信 號 類(lèi) 型信 號 描 述

　　CAS輸入Column Address Strobe，列地址選通

　　WE輸入Write Enable，寫(xiě)使能

　　DQML、DQMH輸入Data Mask for Lower，Upper Bytes，高低字節屏蔽

　　BA輸入Bank Address，Bank地址

　　A[0:10]輸入Address，地址

　　DQ[0:15]雙向Data，數據

　　2.SDRAM工作特性

　　通常一個(gè)SDRAM 中包含幾個(gè)Bank，每個(gè)Bank的存儲單元是按行和列尋址的。由于這種特殊的存儲結構，SDRAM有以下幾個(gè)工作特性。

　　(1)SDRAM 的初始化。

　　SDRAM 在上電100～200µs 后，必須由一個(gè)初始化進(jìn)程來(lái)配置SDRAM的模式寄存器，模式寄存器的值決定著(zhù)SDRAM 的工作模式。

　　(2)訪(fǎng)問(wèn)存儲單元。

　　為減少I(mǎi)/O 引腳數量，SDRAM 復用了地址線(xiàn)。所以在讀寫(xiě)SDRAM 時(shí)，先由ACTIVE 命令激活要讀寫(xiě)的Bank，并鎖存行地址，然后在讀寫(xiě)指令有效時(shí)鎖存列地址。一旦Bank被激活后只有執行一次預充命令后才能再次激活同一Bank。

　　(3)刷新和預充。

　　為了提高存儲密度， SDRAM 采用硅片電容存儲數據，電容總是傾向于放電，因此必須有定時(shí)的刷新周期以避免數據丟失。刷新周期可由(最小刷新周期÷時(shí)鐘周期)計算獲得。對Bank預充電或者關(guān)閉已激活的Bank，可預充特定Bank 也可同時(shí)作用于所有Bank，A10、BA0和BA1用于選擇Bank。