淺析基于Modelsim FLI接口的協(xié)同仿真

　　介紹了如何利用modelsim提供的FLI(Foreign Language Interface)接口對VHDL設計文件進(jìn)行協(xié)同仿真，給出了協(xié)同仿真的意義以及協(xié)同仿真的程序結構和系統結構。

　　1 前言

　　協(xié)同仿真就是利用仿真工具提供的外部接口，用其它程序設計語(yǔ)言(非HDL語(yǔ)言，如c語(yǔ)言等)編程，用輔助仿真工具進(jìn)行仿真。Modelsim提供了與c語(yǔ)言的協(xié)同仿真接口。以Windows平臺為例，用戶(hù)可通過(guò)modelsim提供的c語(yǔ)言接口函數編程，生成動(dòng)態(tài)鏈接庫，由modelsim調用這些動(dòng)態(tài)鏈接庫進(jìn)行輔助仿真，如圖1所示。

　　圖1 協(xié)同仿真示意圖

　　2 Modelsim及FLI接口介紹

　　Modelsim是Model Technology(Mentor Graphics的子公司)的HDL硬件描述語(yǔ)言仿真軟件，可以實(shí)現VHDL、Verilog以及VHDL-Verilog混合設計的仿真。除此之外，Modelsim還能夠與c語(yǔ)言一起對HDL設計文件實(shí)現協(xié)同仿真。同時(shí)，相對于大多數的HDL仿真軟件來(lái)說(shuō)，Modelsim在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使Modelsim越來(lái)越受到EDA設計者、尤其是FPGA設計者的青睞。

　　Modelsim的FLI(Foreign Language Interface)接口，提供了c語(yǔ)言動(dòng)態(tài)鏈接程序與仿真器的接口，可以通過(guò)c語(yǔ)言編程對設計文件進(jìn)行輔助仿真。

　　3 協(xié)同仿真系統的結構及意義

　　Modelsim與c語(yǔ)言協(xié)同仿真，一是用于產(chǎn)生測試向量，避免手工編寫(xiě)測試向量的繁瑣;二是可以根據程序計算結果自動(dòng)檢查仿真結果正確與否;三是模擬其它模塊(如RAM)的功能，在系統級對設計文件仿真。實(shí)踐中一般是把一和二結合在一起，用程序產(chǎn)生仿真向量，一方面輸出給設計文件作為輸入，另一方面由程序本身對該向量計算，把得到的結果與仿真器的輸出結果比較，檢查邏輯是否正確，如圖2所示。至于模擬功能，現在已經(jīng)有一些通用芯片的模擬程序，如denali可以模擬RAM的功能。另外，用戶(hù)也可以利用modelsim提供的編程接口自己模擬一些芯片的行為，然后與設計文件連接到一起仿真。

　　圖2 語(yǔ)言測試程序對VHDL設計文件的協(xié)同仿真結構圖

　　4 C語(yǔ)言對VHDL設計文件的協(xié)同仿真

　　4.1 構成框圖

　　仿真文件的構成如圖3所示，包括HDL文件和動(dòng)態(tài)鏈接庫(即c程序)。圖中c程序對應的VHDL文件要負責聲明對應的動(dòng)態(tài)鏈接庫文件名及初始化函數，另外還可以給出一些調用參數。動(dòng)態(tài)鏈接中用到的輸入輸出信號也要在對應的VHDL文件中聲明。

　　圖3 仿真文件構成示意圖

　　例如，假定有一個(gè)DLL文件名為sim.dll，對應的初始化函數為sim_init，有輸入信號in1、in2，輸出信號out1、out2，可以這樣編寫(xiě)對應的VHDL文件

　　(sim.vhd)：

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity sim is

　　port(

　　in1：in std_logic;

　　in2：in std logic;

　　out1：out std_logic;

　　out2：out std_logic;

　　);

　　end entity sire;

　　architecture dll of sim is

　　attribute foreign ：string;

　　attribute foreign of dll ：architecture is "sim_init

　　sim.dll”

　　begin

　　end;

　　仿真時(shí)，仿真器對頂層的HDL文件進(jìn)行仿真，并根據各VHDL文件的動(dòng)態(tài)鏈接庫聲明來(lái)調用、執行相應的動(dòng)態(tài)鏈接庫。

　　4.2 動(dòng)態(tài)鏈接庫的程序結構

　　利用modelsim仿真時(shí)，可根據VHDL文件的聲明，調用DLL文件(如sim.dll)。在VHDL文件中已經(jīng)給出了調用文件(sim.dll)和初始化函數名(如sim_init)，modelsim根據這些信息，調用sim.dll中的sim_init函數，完成初始化工作。初始化包括：

　?、俪跏蓟肿兞?

　?、谠O置VHDL輸入輸出信號與c程序變量的對應關(guān)系;

　?、墼O置輸出信號的一些初始狀態(tài)(mti_ScheduleDriver);

　?、茉O置在仿真器重新仿真(restart)和仿真器退出仿真(quit)等情況下執行的一些函數(mti_AddRestartCB和mti_AddQuitCB等)，如釋放動(dòng)態(tài)申請內存等;

　?、菰O置敏感表，給出在某些信號發(fā)生變化(如時(shí)鐘上升沿等)時(shí)執行的函數。

　?、奁渌?。

　　C程序的設計步驟如下：

　　(1)包含頭文件，包括c程序常用的一些頭文件和modelsim給出的外部語(yǔ)言接口頭文件mti.h。Modelsim給出的外部接口函數說(shuō)明、類(lèi)型定義等都在mti.h中。

　　(2)定義自己的結構體，這一點(diǎn)主要是為了編程方便，例如輸入輸出信號對應的變量在各函數中基本上都會(huì )用到，可以把這些變量定義成一個(gè)結構，便于參數傳遞。

　　(3)編寫(xiě)初始化函數