FPGA電源設計適合并行工程嗎？

　　如果設計師可以在開(kāi)發(fā)過(guò)程早期就滿(mǎn)足基于FPGA的設計，提出的功耗要求和約束條件，那么在系統的最終實(shí)現階段就能形成極具競爭力的優(yōu)勢。然而，根據整個(gè)技術(shù)文獻中這種自我暗示式的反復禱告，今天基于FPGA的系統中還有什么會(huì )使得完全遵循這個(gè)建議變得不切實(shí)際或過(guò)于困難呢?盡管能夠使用各種開(kāi)發(fā)工具，如專(zhuān)門(mén)針對FPGA項目開(kāi)發(fā)的早期功耗預估器和功耗分析器，但對電源設計師來(lái)說(shuō)，在設計過(guò)程早期就考慮最壞情況而不是最佳情況的電源系統是有好處的，因為在許多方面仍有太多的不確定性，比如在硬件設計完成和功耗可以測量之前，靜態(tài)小電流狀態(tài)與全速工作狀態(tài)之間的動(dòng)態(tài)負載要求將如何波動(dòng)。

　　采用并行工程(CE)技術(shù)，可以為在項目中使用FPGA器件的開(kāi)發(fā)團隊，提供一種快速方便地在當前設計的處理性能、材料清單(BOM)成本和效率之間尋找和實(shí)現最有效平衡的方法嗎?理解并行工程如何影響一個(gè)團隊的設計工作，以及它如何影響開(kāi)發(fā)團隊從項目一開(kāi)始就解決FPGA及系統其余部分的電源要求的能力，都有助于回答這個(gè)問(wèn)題(參考副標題“并行工程”)。

　　并行工程，是一種有助于設計團隊更加快速地發(fā)現和解決一起協(xié)作產(chǎn)生最終設計的各門(mén)科目之間假設脫節問(wèn)題的機制。任何開(kāi)發(fā)團隊在設計開(kāi)始就完全正確地獲得一個(gè)復雜系統的全部要求基本上是不可能的——因此盡可能早地發(fā)現、判斷和放棄假設與設計決策的脫節、并用能夠以可能最低的成本指導項目更接近理想結果的條件與決策來(lái)代替是更加高效的一種方法。

　　后期設計階段和最壞情況下，FPGA電源系統設計的復雜性和潛在后果足以證明采用并行工程方法的合理性嗎?為了回答這個(gè)問(wèn)題，我們需要理解：FPGA電源系統設計師面臨的設計復雜性和不確定性根源是什么，這些原因如何影響他們在設計電源時(shí)必須做出的權衡決策?

　　復雜性和不確定性

　　設計團隊中的每位成員都在經(jīng)歷復雜性和不確定性的增加——幸運的是，提高集成度和抽象水平多少可以降低一些復雜性和不確定性，并有助于將整體復雜性保持在人類(lèi)設計師能夠理解和應付的范圍內。正如任何會(huì )在設計后期增加其影響力的科目一樣，上游設計假設與決策可能會(huì )形成額外的復雜性與不確定性來(lái)源，如果能夠較早地協(xié)調與交流，可以最大程度地減小這些復雜性與不確定性。

　　電源設計是在復雜性日益增加的系統中這些潛在的下游科目之一。在本例中，讓我們從電源設計師的角度看一下復雜性和不確定性的來(lái)源。影響電源設計的兩個(gè)關(guān)鍵FPGA因素是電壓和電流要求。

　　FPGA電壓要求趨勢正在推升復雜性，因為它們要求日益增多的電源軌。今天的高端FPGA不再只是需要兩個(gè)電源軌用于內核和I/O單元以及可能第三個(gè)電源軌用于輔助功能，而是要求十個(gè)以上的外部驅動(dòng)電源軌。

　　為什么需要的電源軌數量增加得如此顯著(zhù)呢?SRAM單元可能要求比內部邏輯門(mén)稍微高一點(diǎn)的電壓，以確?？煽康娜俟ぷ?，同時(shí)還需較低的電壓用于待機模式。工業(yè)標準會(huì )防止不同的I/O單元共享相同的電源軌，從而增加所需的電源軌數量，因為它們可能將不同的I/O單元和物理收發(fā)接口鎖定到具有不同電源噪聲極限和電壓值的不同電源。舉例來(lái)說(shuō)，以太網(wǎng)工作時(shí)的I/O電壓可能不同于I2C總線(xiàn)。一種是板上總線(xiàn)，另一種是外部總線(xiàn)，但兩者都可以用FPGA實(shí)現。減少抖動(dòng)或提高敏感電路(如低噪聲放大器、鎖相環(huán)、收發(fā)器和精密模擬電路)的噪聲余量，也可能增加對更多電源軌的需求，因為它們無(wú)法與較高噪聲元件共享相同的電源軌，即使它們工作在相同的電壓。

　　除了要求日益增多的電源軌外，當前FPGA的工作電壓也要比以前的FPGA低，因為這有助于降低功耗，提高集成度，但也增加了復雜性，因為電源必須能夠保持越來(lái)越嚴格的電壓容差要求(見(jiàn)圖1)。舉個(gè)例子，自從用130nm工藝生產(chǎn)FPGA以來(lái)，基于28nm技術(shù)節點(diǎn)的FPGA的內核電壓紋波容差的公開(kāi)幅度已經(jīng)降低了一半還多。誤差預算百分比已經(jīng)從5%下降到3%，并正在向2%邁進(jìn)。保持電壓容差要求與理解并滿(mǎn)足FPGA電流要求有關(guān)。

　　圖1：經(jīng)過(guò)4代工藝技術(shù)節點(diǎn)的發(fā)展，平均電壓紋波容差下降了一半還多，對電源設計師來(lái)說(shuō)這就是增加復雜性的原因。