基于FPGA的LCD顯示遠程更新的設計方案及原理圖

　　Nexys3基本系統生成器(BSB)支持包自動(dòng)生成一個(gè)測試應用程序的以太網(wǎng)MAC。ISE的設計可以使用IP內核發(fā)生器用向導來(lái)創(chuàng )建一個(gè)以太網(wǎng)MAC控制器IP核。如果COL此信號置位時(shí)表示碰撞條件的檢測MLL模式。在MLL模式中：

　　1.傳輸數據時(shí)的控制信號為T(mén)XCLK,當TXCLK為上升沿時(shí)控制器同步傳輸數據，TXEN為高電平時(shí)表明此時(shí)控制器傳輸的數據是有效的，若TXER為高電平時(shí)，說(shuō)明傳輸檢測到錯誤。

　　2.接受數據時(shí)，在RXCLK為上升沿時(shí)RXD[3:0]開(kāi)始接受數據?？刂菩盘朢XCLK為上升沿接收數據時(shí)，接受信號RXDV為高電平。如果RXER為高電平時(shí)說(shuō)接受檢測到錯誤。

　　MDIO信號是表明串行管理接口的數據輸入/輸出，MDC是串行管理接口的時(shí)鐘信號

　　(3) LCD模塊的結構圖

　　圖5 LCD模塊結構圖

　　為盡可能減少針腳數從而達到管腳復用的目的，FPGA通過(guò)四位數據線(xiàn)接口控制LCD，由于在初始化之后，所有的數據和命令都以8位傳送，故每8位命令被分成2個(gè)四位即高4位和低4位，先傳高4位，后傳低4位，其間間隔只是1us。數據線(xiàn)上的四個(gè)390Ω電阻是用來(lái)防止管腳超載起到保護的作用。下圖是LCD的初始化流程圖

　　圖4 LCD初始化流程圖

　　(5)按鍵模塊

　　圖6 按鍵模塊圖

　　系統完成初始化后，Spartan-6 FPGA的C4,D9,A8,C9管腳都是低電平，當有一個(gè)按鍵按下時(shí)，對應的管腳會(huì )變成3.3V高電平，按鍵掃描程序檢測出高電平后跳轉到相應的中斷地址，執行中斷程序。

　　(6)存儲器模塊

　　圖7 存儲器模塊

　　本設計使用Nexys3 SPARTAN6開(kāi)發(fā)板上的存儲資源Cellular RAM 作為存儲器，采用同步模式進(jìn)行傳輸，時(shí)鐘信號CLK低電平時(shí)有效。 在讀模式時(shí)，寫(xiě)使能引腳WE為高電平，ADV,CRE,CE,OE,LB,UB為低電平，地址信號從ADDR[25:0]輸入，保存的數據從DQ[15:0]輸出;在寫(xiě)模式時(shí)，WE,ADV,CRE,CE,LB,UB為低電平狀態(tài)，OE可以為任何狀態(tài)。地址信號從ADDR[25:0]輸入，需要存儲的數據從DQ[15:0]端輸入。