基于Zynq的OLED驅動(dòng)設計
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(5)在系統生成的user_logic.v文件中，用Verilog語(yǔ)言進(jìn)行邏輯設計，實(shí)現寄存器和SPI對應端口連接并實(shí)時(shí)讀取，主要代碼如下。其中slv_reg0為IP核寄存器，tmp為用戶(hù)定義臨時(shí)寄存器，tmp的每一位和IP端口一一對應。實(shí)現把slv_reg0寄存器低6位實(shí)時(shí)傳給tmp寄存器，通過(guò)對寄存器slv_reg0的寫(xiě)操作達到控制6個(gè)引腳的時(shí)序。
本文引用地址：http://dyxdggzs.com/article/263551.htmalways@(posedgeBus2IP_Clk)
begin
tmp<=slv_reg0[5:0];
end
4 OLED驅動(dòng)程序設計
由于ZedBoard開(kāi)發(fā)板上的OLED使用的是SPI協(xié)議，并且只支持寫(xiě)，不支持讀，因此控制OLED就是在SCLK的時(shí)鐘下，通過(guò)SDIN進(jìn)行命令和數據的傳輸。OLED的控制需要經(jīng)過(guò)初始化、傳數據和命令以及對顯存設置等操作實(shí)現。
4.1 初始化
驅動(dòng)IC的初始化代碼，可以參考廠(chǎng)家推薦的設置，但需要根據開(kāi)發(fā)板上OLED實(shí)際參數進(jìn)行一些修改。
根據SSD1306數據手冊的初始化說(shuō)明，具體步驟如圖4所示。初始化的實(shí)現就是對SSD1306進(jìn)行寫(xiě)命令。
圖4 SSD1306初始化步驟
4.2 寫(xiě)數據和命令的實(shí)現
在SCLK時(shí)鐘下，根據要寫(xiě)入的數據或者命令，設置SDIN引腳的電平，一位一位地把數據寫(xiě)入SSD1306.SSD1306每次傳送的命令和數據均為一個(gè)字節，傳送數據和命令的區別是通過(guò)Set_OLED_DC宏，設置該函數為寫(xiě)數據，通過(guò)Clr_OLED_DC宏，設置該函數為寫(xiě)命令。實(shí)現一個(gè)字節的數據傳輸代碼如下：
for(i=0;i<8;i++)
{
Clr_OLED_SCLK;
if(data&0x80)
Set_OLED_SDIN;
else
Clr_OLED_SDIN;
Set_OLED_SCLK;
data《=1;
}
4.3 顯存數據寫(xiě)入SSD1306存儲器
我們采用的辦法是在PS的內部建立一個(gè)OLED的GRAM(共128個(gè)字節)，在每次修改的時(shí)候，只是修改PS上的GRAM(實(shí)際上就是SRAM)，在修改完之后，一次性把PS上的GRAM寫(xiě)入到OLED的GRAM.具體代碼如下：
voidOLED_Refresh_Gram(void)
{
u8i,n;
for(i=0;i<4;i++)
{
write_cmd(0xb0+i);//設置頁(yè)地址
write_cmd(0x00);//設置顯示位置-列低地址，偏移了2列
write_cmd(0x10);//設置顯示位置-列高地址
for(n=0;n<128;n++)write_data(OLED_GRAM[n][i]);
}
}
4.4 顯示結果
系統實(shí)現了OLED的字母、數字和點(diǎn)陣圖形實(shí)時(shí)顯示，如圖5所示。
圖5 OLED運行結果
5 結論
系統采用可軟硬件協(xié)同設計的Zynq器件，定制硬件IP核，采用傳統ARM程序設計方法設計OLED驅動(dòng)程序和測試程序，實(shí)現了實(shí)時(shí)顯示。解決了基于Zynq器件在廣電儀器和電力儀表儀器中人機交互的工程技術(shù)，具有集成度高、可移植性強和通用性好等優(yōu)點(diǎn)。
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