后摩爾定律時(shí)代SoC該如何設計？

　　隨著(zhù)摩爾定律的失效以及20nm、16nm和14nm工藝變得越來(lái)越昂貴，系統級芯片(SoC)的成本下降必須在更加成熟的工藝和既定的方法條件下進(jìn)行設計創(chuàng )新才能實(shí)現。公司期望能夠通過(guò)率先推出普通產(chǎn)品、然后依靠使用更小工藝制造第二個(gè)更高性能版本來(lái)贏(yíng)利的時(shí)代已經(jīng)一去不復返了。

　　每一個(gè)設計小組都知道在以下方面實(shí)現質(zhì)量改進(jìn)的價(jià)值：更小的裸片尺寸;更高的帶寬;更低的功耗;更高的生產(chǎn)率;靈活的服務(wù)質(zhì)量。

　　然而，當下SoC設計的現實(shí)迫切要求我們盡快重新評估成熟的半導體工藝以實(shí)現更高的效率，進(jìn)而實(shí)現更低的成本、更高的性能和更短的上市時(shí)間。由于縮放到更小尺寸不會(huì )產(chǎn)生像過(guò)去那樣促進(jìn)半導體行業(yè)發(fā)展的相同的經(jīng)濟或技術(shù)利益，現在是時(shí)候考慮有什么別的可能來(lái)保持業(yè)務(wù)的增長(cháng)和技術(shù)的創(chuàng )新了。

　　總之，現在半導體行業(yè)需要更加關(guān)注優(yōu)化芯片的初始設計，而不是寄希望于未來(lái)工藝節點(diǎn)縮小來(lái)滿(mǎn)足成本、性能和功耗目標要求。

　　隨著(zhù)摩爾定律的失效，SoC公司應該尋找新的方法來(lái)優(yōu)化設計工藝。下圖展示了半導體行業(yè)面臨的縮放挑戰。

　　更好的SoC設計

　　下面是一個(gè)更好的SoC設計以及一個(gè)更好的SoC設計工藝能夠帶來(lái)的一些定量好處。如果28nm工藝節點(diǎn)硅片面積的平均價(jià)格是每平方毫米大約10美分，那么裸片尺寸即使減小3至4平方毫米也能節省數百萬(wàn)美元。對于大批量產(chǎn)品來(lái)說(shuō)，減小這個(gè)尺寸是可能的，目前正在為無(wú)工廠(chǎng)創(chuàng )新企業(yè)提供比競爭對手更有意義的經(jīng)濟優(yōu)勢。設計師還在嘗試減少多達一半的走線(xiàn)和互連門(mén)。

　　芯片內更高帶寬的連接可以提供更高的性能。1.6GHz以上的片上鏈路縮放可以改善工作在600MHz的子系統性能，并提高多媒體數據流的服務(wù)質(zhì)量(QoS)。

　　更低的互連功耗最多可以將總的芯片功耗減少0.7mW，從而顯著(zhù)延長(cháng)移動(dòng)設備兩次電池充電所需的時(shí)間間隔。雖然處理器和GPU功耗使互連功耗相形見(jiàn)絀，但它們只工作很短的一段時(shí)間。因此以互連功耗為代表的系統空閑功耗占系統功耗的主要部分。

　　生產(chǎn)率：在SoC設計領(lǐng)域中時(shí)間就是金錢(qián)。由100個(gè)人組成的軟硬件小組每年的成本約為2400萬(wàn)美元，或每個(gè)月200萬(wàn)美元。如果某項設計工藝優(yōu)化可以縮短30至35天交貨，那么這個(gè)小組就可以節省200萬(wàn)美元以上的工程成本，并且還能比競爭對手更快上市。

　　上市時(shí)間：如果有方法能夠將開(kāi)發(fā)周期縮短二至三個(gè)月，那么大多數設計小組都會(huì )對這種方法特別感興趣的。許多無(wú)工廠(chǎng)公司已經(jīng)通過(guò)加快上市時(shí)間節省了400萬(wàn)至600萬(wàn)美元的成本。

　　初始設計：不再是每?jì)赡昊蛎?6個(gè)月生產(chǎn)一種SoC，現在可以每5至8個(gè)月提供某個(gè)主設計的派生品。大多數公司在設計周期后期都因為布線(xiàn)擁塞和布局布線(xiàn)問(wèn)題而糾結于互連。然而，如果這些延時(shí)可以縮短甚至取消，那么無(wú)工廠(chǎng)公司就能提供更多的產(chǎn)品以服務(wù)多個(gè)市場(chǎng)。

　　如何快速改進(jìn)SoC設計工藝

　　所有這些改進(jìn)都發(fā)生在當下，從這些深厚市場(chǎng)和性能優(yōu)勢獲益的小組開(kāi)始放棄他們老的互連設計方法，轉而采用網(wǎng)絡(luò )芯片(NoC)互連IP。

　　對SoC設計的互連部分而言，一般有三種選擇：繼續內部努力;由分層總線(xiàn)和可配置交叉矩陣組成的互連IP;網(wǎng)絡(luò )芯片(NoC)技術(shù)。

　　雖然SoC設計中越來(lái)越多的內容來(lái)自第三方IP提供商，但互連矩陣IP是仍處于過(guò)渡時(shí)期的一個(gè)領(lǐng)域。內部努力不可避免會(huì )半途而廢，因為IP內容在不斷增加，被分配了互連開(kāi)發(fā)任務(wù)的設計小組無(wú)法跟上最新的變化和越來(lái)越大的復雜性。

　　由分層總線(xiàn)和可配置交叉矩陣組成的互連IP也在努力緊跟IP集成趨勢，過(guò)去的40nm時(shí)代芯片通常有15個(gè)IP內核，而現在的28nm設計中會(huì )包含40個(gè)甚至更多個(gè)來(lái)自多家供應商的IP模塊。

　　設計師應該評估能夠驅動(dòng)最高產(chǎn)品質(zhì)量的互連技術(shù)。更低的產(chǎn)品成本和靈活的硬件架構應該享有同樣高的優(yōu)選等級。NoC IP最有資格用來(lái)同時(shí)提高產(chǎn)品質(zhì)量和生產(chǎn)率。

　　如果SoC總體目標是要提高良率和質(zhì)量，降低成本，那就好好考慮一下NoC互連IP可以提供而競爭性解決方案不能提供的優(yōu)勢：IP靈活性;工具自動(dòng)化;建模輸出;版圖友好的建模輸出;基于UVM方法的驗證;自動(dòng)測試平臺生成;不同協(xié)議的支持;FPGA模擬映射;改進(jìn)的市場(chǎng)響應能力。

　　世界上最復雜的一些SoC包括移動(dòng)應用處理器和數字基帶調制解調器，它們都集成了NoC技術(shù)，并作為SoC骨干互連矩陣使用。上述改進(jìn)都是Arteris公司客戶(hù)努力得到的真實(shí)數字。使用NoC互連技術(shù)帶來(lái)的優(yōu)化能力可以幫助這些公司提高芯片性能、降低芯片成本，從而提供明顯的市場(chǎng)優(yōu)勢。

　　Arteris公司從2006年開(kāi)始就提供基于數據包的NoC互連IP解決方案了，在經(jīng)過(guò)160多個(gè)初始設計、85個(gè)出帶和50個(gè)電子系統中的產(chǎn)品化SoC之后，公司已經(jīng)積累了相當豐富的經(jīng)驗。高效的NoC互連必須具有上述完整的性能和功能集，使SoC設計在質(zhì)量、性能和生產(chǎn)率方面真正受益。

　　任何設計的互連部分都不應被視為普通商品：它是SoC的骨干，連接著(zhù)SoC上的所有IP功能。當高效的NoC互連帶給SoC的所有好處加在一起時(shí)，很顯然性能和成本方面的收益可達數千萬(wàn)到數億美元，具體取決于SoC的復雜性、SoC規格目標、項目數量和生產(chǎn)量。