基于CPLD的異步ASI/SDI信號電復接光傳輸設備設計

　　引言

　　近年來(lái)，隨著(zhù)計算機、數字網(wǎng)絡(luò )和電視技術(shù)的飛速發(fā)展，人們對高質(zhì)量電視圖像的需求不斷提高，我國廣播電視事業(yè)日新月異、迅猛發(fā)展。四年前開(kāi)通的數字電視衛星廣播，目前已形成相當規模。數字攝錄、數字特技、非線(xiàn)性編輯系統、虛擬演播室、數字轉播車(chē)、網(wǎng)絡(luò )硬盤(pán)陣列以及機械手數字播放系統等設備，已陸續進(jìn)入中央電視臺和各省市級電視臺。標準高清晰度數字電視SDTV/HDTV已列為國家重大科研產(chǎn)業(yè)工程項目，試驗播出已在中央廣播電視塔上進(jìn)行。目前，我國數字電視節目制作和數字電視地面廣播已在緊鑼密鼓地推進(jìn)，而“十一五”將是我國數字電視整體平移的準備期，是廣播電視系統從模擬向數字化過(guò)渡的重要階段。

　　本設計正是為應對這一趨勢，并為滿(mǎn)足市場(chǎng)對于多路ASI/SDI數字視頻信號光傳輸設備的巨大需求而設計的。它是通過(guò)時(shí)分復用技術(shù)實(shí)現在一根光纖中同時(shí)傳輸兩路ASI/SDI數字視頻信號的光傳輸設備，該項設計可為今后開(kāi)發(fā)更多路更高速的異步數字信號光傳輸設備打好基礎。

　　系統實(shí)現方案

　　該ASI/SDI信號光傳輸設備的工作原理見(jiàn)圖1。

　　圖1 系統原理圖

　　由圖1可知，ASI/SDI串行信號通過(guò)均衡電路后得到整形，轉變成為一組差分信號;再經(jīng)過(guò)時(shí)鐘恢復電路將信號中的時(shí)鐘提取出來(lái)，以便在接下來(lái)的解碼和同步信號時(shí)使用;再通過(guò)解碼電路后，串行的高速信號轉變成并行的低速信號，為接下來(lái)的電復接過(guò)程做好準備;最后通過(guò)FIFO電路的調整實(shí)現異步信號跟本地的電復接時(shí)鐘同步，進(jìn)而實(shí)現本地的電復接;再通過(guò)光模塊電/光轉換后傳輸到收端，收端收到信號后經(jīng)過(guò)一系列逆向變換電路后，恢復出原始的ASI/SDI串行信號，完成整個(gè)傳輸過(guò)程。

　　本設計中ASI/SDI信號的電復接技術(shù)是整個(gè)技術(shù)環(huán)節的關(guān)鍵。由于項目中需電復接的ASI/SDI信號速率很高，標準速率達到270Mbit/s，并且不是同源的信號復接，所以直接對該信號電復接很困難且不經(jīng)濟，需要先恢復出各個(gè)信號的時(shí)鐘，把高速串行信號變換成低速并行信號，然后再通過(guò)FIFO芯片電路來(lái)調整各個(gè)信號的時(shí)鐘步伐，實(shí)現跟本地的時(shí)鐘同步，然后再通過(guò)可編程芯片進(jìn)行兩路電信號復接，進(jìn)而實(shí)現時(shí)分復用傳輸。只有經(jīng)過(guò)這一系列的信號處理過(guò)程后，在接收端才可以實(shí)現順利的解復接過(guò)程，這也是該設計的主要技術(shù)攻關(guān)點(diǎn)。

　　另外，電復接的鎖定也是一個(gè)問(wèn)題。信號路數越多，速率越高，越難鎖定，對PCB板的排版技術(shù)要求較高。通過(guò)對各個(gè)元器件的合理放置和科學(xué)的濾除雜波等各項處理，這個(gè)問(wèn)題可以得到很好的解決。

　　硬件電路

　　在該設計中，主要使用的是美國國家半導體公司最新推出的功能強大且性能穩定的數字視頻芯片組。其中解碼及串/并轉換芯片選用CLC011;編碼及并/串轉換芯片選用CLC020;時(shí)鐘恢復芯片選用LMH0046;自適應電纜均衡芯片選用CLC014;CPLD芯片采用LATTICE公司的 LC4256V;FIFO芯片采用IDT公司的IDT72V2105。

　　均衡部分電路處理過(guò)程如圖2所示。由圖2可知單端輸入的ASI/SDI串行信號通過(guò)均衡電路后得到整形，轉變成一組差分信號，為接下來(lái)的時(shí)鐘恢復過(guò)程作好了準備。通過(guò)均衡電路以后，信號質(zhì)量大大提高，輸入輸出信號波形比較如圖3。

　　圖2 均衡部分電路處理過(guò)程

　　圖3 均衡電路波形比較

　　時(shí)鐘恢復部分電路處理過(guò)程由圖4所示。通過(guò)圖4可以看到，正確地設置好芯片的工作模式，由本地提供一個(gè)27M的時(shí)鐘供時(shí)鐘恢復芯片使用，將均衡后的高速差分信號輸入到芯片中，通過(guò)芯片處理后恢復出串行信號之中的時(shí)鐘信號，以便下面解碼部分電路使用。同時(shí)，該芯片也可支持高清信號的時(shí)鐘恢復功能。

　　圖4 時(shí)鐘恢復部分電路處理過(guò)程

　　解碼部分電路處理過(guò)程由圖5所示。通過(guò)圖5可以看到，由時(shí)鐘恢復芯片恢復出來(lái)的串行時(shí)鐘和串行數據輸入到解碼芯片，通過(guò)串/并轉換后輸出10位并行數據和27M的并行時(shí)鐘，以備下面FIFO電路的時(shí)鐘調整使用。具體各個(gè)工作模式下信號的時(shí)序圖見(jiàn)圖6。

　　圖5 解碼部分電路處理過(guò)程

　　圖6 各模式信號時(shí)序圖

　　FIFO 部分電路處理過(guò)程如圖7所示。其中讀時(shí)鐘使用編碼電路恢復出來(lái)的27M并行時(shí)鐘，寫(xiě)時(shí)鐘使用本地的27M時(shí)鐘，通過(guò)調整實(shí)現經(jīng)過(guò)FIFO的10位并行信號與本地時(shí)鐘同步，為接下來(lái)輸入到CPLD進(jìn)行電復接做好準備。CPLD的電復接部分程序如下，其中2BP-S為復接程序，2BS-P為解復接程序。

　　圖7 FIFO部分電路處理過(guò)程

　　architecture SCHEMATIC of 2BP-S is

　　SIGNAL gnd : std_logic := '0';

　　SIGNAL vcc : std_logic := '1';

　　signal N_25 : std_logic;

　　signal N_12 : std_logic;

　　signal N_13 : std_logic;

　　signal N_15 : std_logic;

　　signal N_16 : std_logic;

　　signal N_17 : std_logic;

　　signal N_21 : std_logic;

　　signal N_22 : std_logic;

　　signal N_23 : std_logic;