提高芯片驗證效率　明導企業(yè)驗證平臺新登場(chǎng)

　　明導國際(Mentor Graphics)企業(yè)驗證平臺(EVP)出爐。為大幅提高IC設計公司的生產(chǎn)力總體驗證投資回報率，明導開(kāi)發(fā)出整合先進(jìn)驗證解決方案Questa、全球硬體模擬資源配置技術(shù)Veloce OS3及強大除錯環(huán)境Visualizer的企業(yè)驗證平臺，可將模擬速度和生產(chǎn)力增加四百至一萬(wàn)倍。該平臺預計于2014 年第二季度末上市。

　　明導執行長(cháng)Walden C. Rhines表示，該公司EVP將協(xié)助IC設計公司大幅提高生產(chǎn)力，增加投資報酬率。

　　明導執行長(cháng)Walden C. Rhines表示，為使硬體加速器成為真正的企業(yè)級驗證資源，并提升企業(yè)的投資效益，硬體加速器模擬必須從以專(zhuān)案為導向的工程實(shí)驗工具，轉變成以資料中心為主體的全球性資源。

　　至于改革的第一步即是減少線(xiàn)上模擬器(In Circuit Emulator)纏結的線(xiàn)路、速度適配器和實(shí)體設備，而用虛擬裝置替代它們。Veloce OS3 VirtuaLAB周邊設備是可立即重新配置，以支援多重專(zhuān)案，并能迅速切換優(yōu)先順序。這種概念是可以實(shí)現的，因為VirtuaLAB的主機是標準的資料中心電腦，而不是專(zhuān)有的硬體設施。

　　此外，在系統單晶片(SoC)設計時(shí)，設計團隊會(huì )耗費大部分的驗證時(shí)間在除錯上面，也因此，提高從電路區塊到系統的除錯效率就變得十分重要。Rhines指出，新型Visualizer除錯器是一個(gè)單一的除錯解決方案，與模擬和硬體加速器緊密相連，具備處理當今最大系統單晶片(SoC)的容量和性能。Visualizer 除錯器提供高效的RTL、邏輯閘級和測試平臺的除錯。

　　許多SoC專(zhuān)案的驗證資料有多個(gè)來(lái)源，并需要對驗證資料進(jìn)行合并和綜合分析，以評估實(shí)際專(zhuān)案的完成情況。Rhines強調，透過(guò)Veloce OS3 和Questa 10.3，設計人員可將所有的斷言(Assertion)、覆蓋率和執行時(shí)間資料，包括硬體模擬、形式驗證、模擬、混合信號和低功耗等，寫(xiě)入高性能的資料庫。借助共同資料庫、Questa驗證管理工具和測試計劃，驗證小組能夠立即查看覆蓋率情況，準確查出無(wú)效的測試，縮短資料合并時(shí)間，提高回歸測試的覆蓋率產(chǎn)出效能，減少除錯時(shí)間，從總體上提高產(chǎn)品的品質(zhì)和生產(chǎn)率。