SoC處理器的定標原則

面對SoC的設計挑戰
1965年，戈登-摩爾博士出色地預見(jiàn)到了IC晶體管數量上的指數式增長(cháng)模式。作為摩爾定律的直接結果，現在工程師們可以把整個(gè)系統置于一塊芯片上。在0.13微米標準單元制造工藝中，硅密度通常超過(guò)10萬(wàn)門(mén)/mm2。因此，當今即使一枚低成本的芯片(芯片面積50mm2)也可能有5百萬(wàn)個(gè)邏輯門(mén)?，F今SoC設計的好處人所共知。相比于較低集成度的電路設計，SoC集成將降低產(chǎn)品成本、提高性能并延長(cháng)電池壽命。不過(guò)，SoC的設計人員也受到這些數百萬(wàn)門(mén)設計的復雜性的困擾。許多小組報告稱(chēng)，其高達70%的研發(fā)工作用在了模塊或系統級的驗證上。隨著(zhù)SoC設計復雜性和芯片密度的增長(cháng)，設計時(shí)間和成本將會(huì )不斷迅速攀高。盡管EDA工具有了重大改進(jìn)，但現行SoC的設計方法無(wú)法填補邏輯復雜性與設計師生產(chǎn)率間的空白。此外，單一SoC設計的成本在飛漲。僅一枚芯片的設計和驗證成本通常就超過(guò)上千萬(wàn)美元。
為應對SoC研發(fā)的機遇、困難和高昂花費，一些公司正在開(kāi)發(fā)適合多個(gè)產(chǎn)品和客戶(hù)、適用性較強的專(zhuān)用SoC。這樣做可為這些公司評估其SoC投資提供所需的規模經(jīng)濟依據。尋求對目標應用領(lǐng)域的最佳支持和廣泛應用性之間的恰當平衡是目前電子系統設計的中心課題。

軟件可編程性是根本
這種設計挑戰驅使嵌入式處理器走入SoC設計更為核心的位置。高級語(yǔ)言的可編程性可同時(shí)滿(mǎn)足功能性的更迅速開(kāi)發(fā)和對變更要求更敏捷的適應性。數據密集型SoC的功能，特別是對高吞吐量和低功率要求的功能，一般由不可更改的硬連接邏輯擔綱。通用的嵌入式RISC芯核一直以來(lái)都在處理低性能的用戶(hù)界面、系統管理和應用控制功能，以應付這些功能的內在復雜性和易變性。
但是，通用嵌入式處理器的發(fā)展之路存在兩個(gè)不足。第一，這類(lèi)處理器進(jìn)展緩慢。它們一旦有任何新改變，所用硬件和軟件工具都要手工研發(fā)。處理器設計師會(huì )遺漏那些只對特定用途至關(guān)重要的特性，同時(shí)他們常常也會(huì )把不是大家都需要的無(wú)關(guān)特性加到每次實(shí)現中。開(kāi)發(fā)新的處理器方案與軟件環(huán)境的高成本高投入，制約了為適合目標應用所進(jìn)行的對處理器架構的微雕細琢。第二，最終產(chǎn)品的復雜性要求把多個(gè)不同子系統集成到單一SoC上，半導體器件的定標可以做到這一點(diǎn)。下一代SoC通常將融合重要的控制、信號、媒介、加密和網(wǎng)絡(luò )處理等子系統。設計的最大難點(diǎn)將不再是各子系統的實(shí)現，而是正確和最佳實(shí)現所有預期功能的系統設計。當然，沒(méi)有用于SoC上所有處理器的統一架構和工具，沒(méi)有易操作的多處理器仿真和通用的軟件開(kāi)發(fā)工具，SoC系統集成將難于實(shí)現。

處理器定標模型

圖1 標準單元門(mén)密度和時(shí)鐘速率趨勢

圖2 優(yōu)化的EEMBC用戶(hù)基準/MHz

圖3 每芯片處理器數

圖4 集總SoC處理器性能

國際半導體技術(shù)藍圖(ITRS)描繪了今后15年半導體工業(yè)在硅器件密度和性能上的主流趨勢。它作為技術(shù)規劃的目標曾經(jīng)推動(dòng)了摩爾定律的發(fā)展?；A半導體技術(shù)的不斷定標與改進(jìn)高性能通用處理器架構的預期回報縮減形成鮮明對比。過(guò)去15年計算機系統技術(shù)和性能的定標經(jīng)驗不能簡(jiǎn)單地用于今后15年的嵌入式SoC。ITRS藍圖可作為進(jìn)一步預測SoC設計中處理器作用的基礎。這種處理器定標擴展模型具有決定性的一點(diǎn)，即晶體管級的密度增長(cháng)(如摩爾定律所預測)可以有效地被用來(lái)進(jìn)行電子產(chǎn)品性能、效率和適應性的不斷改進(jìn)。
此模型的建立基于下列所預計的變化：
?門(mén)級定標：器件尺寸的變小和器件密度的不斷增加為在SoC器件上迅速集成電子系統特性提供了技術(shù)能力和經(jīng)濟推動(dòng)力。今后15年，隨著(zhù)典型的批量生產(chǎn)SoC器件的復雜性由數百萬(wàn)門(mén)上升到5億門(mén)，技術(shù)和經(jīng)濟因素將使SoC設計結構有很大改變。圖1對進(jìn)行標準單元邏輯綜合和布局的典型門(mén)密度及最差情形時(shí)鐘速率作了預測。
?需遵循的可編程性：SoC設計成本的上升將推動(dòng)可編程性在更多SoC功能中的運用，以限制研發(fā)費用開(kāi)支和增加潛在制造量?？删幊绦缘脑黾訉⑹挂粔KIC可以滿(mǎn)足很多產(chǎn)品的需要，并可以通過(guò)軟件迅速并低價(jià)地修復設計錯誤。最終產(chǎn)品在增加功能復雜性的要求上，相對于其它可配置性或可編程性機制而言，更傾向基于軟件的處理器可編程性。然而，基于處理器的軟件操作不是SoC設計中可編程性發(fā)揮作用的唯一形式。源于標準可編程邏輯器件的FPGA邏輯模塊也將出現，盡管程序設計模型(一種硬件描述語(yǔ)言而非高級編程語(yǔ)言)和電路效率方面的局限性將可能制約FPGA在可編程接口和專(zhuān)用計算結構的應用?，F今，相對于同一IC加工工藝的邏輯單元標準來(lái)說(shuō)，基于FPGA的邏輯存在約5倍時(shí)鐘速率和密度增加10倍以上等不利條件。如ITRS藍圖所預測，線(xiàn)寬將由現今的130nm縮小到2016年的約22nm，由FPGA架構對線(xiàn)路延遲的高敏感性不但不會(huì )減小，反而會(huì )繼續增加。
?定制的處理器：定制的專(zhuān)用處理器將可有效替代硬連接邏輯功能塊。圖2示出用專(zhuān)用指令集定制處理器的性能效果，并對Tensilica Xtensa架構(T1050)的每MHz EEMBC用戶(hù)基準性能與Xtensa的基礎版本、ARM(64位方案)和MIPS(64及32位方案)進(jìn)行了比較。定制的處理器快達50倍。
但單憑性能就讓SoC設計師廣泛采納專(zhuān)用處理器是不夠的。還需要具備兩種特性：即處理器架構必須擁有高度的適應性以滿(mǎn)足精確指令集的應用需要；硬件和軟件必須無(wú)縫地一并生成，而無(wú)需專(zhuān)門(mén)的處理器硬件或軟件技能，并且不增加驗證風(fēng)險。
此外，從應用源代碼完全自動(dòng)生成新處理器方面來(lái)看在降低勞動(dòng)強度和技能水平、增加處理器架構的最優(yōu)性方面有著(zhù)極大的前景。
?應用的并行性：系統應用中內在并行性的增長(cháng)和這種并行性方法的改進(jìn)，將大量使用小型專(zhuān)用處理器芯核作為先進(jìn)SoC設計的自然結構。隨著(zhù)SoC集成越來(lái)越多的不同功能以及數據流分辯力的增加，所提取的并行性也將增加。多種應用中的性能將只受制于以適當的高帶寬、低等待時(shí)間、處理器間通信等方式，在一個(gè)器件上集成多個(gè)處理器的能力。該處理器定標模型預計，小型、擴展的處理器將得到大量使用，先進(jìn)的設計將納入數百或數千個(gè)通信芯核。許多高性能、數據并行、單指令多數據 (SIMD) 長(cháng)指令字芯核會(huì )在每個(gè)芯片上使用。圖3示出芯片面積為140mm2下的模型。
?多個(gè)處理器的集總性能：SoC設計師將利用指令級和任務(wù)級兩個(gè)并行性。專(zhuān)用處理器架構將利用指令級并行性，在單一種算法內，通過(guò)矢量(SIMD)和長(cháng)指令字技術(shù)使吞吐量和效率大為增加。多個(gè)處理器自然利用任務(wù)級并行性。集成式開(kāi)發(fā)工具和處理器生成器將使設計師可以研究由簡(jiǎn)單的增強型RISC處理器到龐大的長(cháng)指令字矢量架構的各處理器的擴展范圍，他們還將可以探查各種不同的處理器數量和系統拓樸。大量簡(jiǎn)單處理器和小量復雜處理器的模型產(chǎn)生了相似的整體吞吐量預測。吞吐量集總性能示于圖4中(假定芯片面積為140mm2，處理器架構適度擴展)。在較小型簡(jiǎn)單擴展處理器和較龐大型數據并行處理器兩種情形下，性能增長(cháng)率(年增65%)及絕對值(1013操作/秒)是相似的。

SoC設計的新方法
一種加快多功能數百萬(wàn)門(mén)SoC開(kāi)發(fā)的全新途徑正在出現。
第一，用可擴展處理器代替寄存器傳輸級(RTL)設計中的常規嵌入式處理器芯核和硬連接邏輯功能，以縮短設計時(shí)間和取得完全可編程性。軟件開(kāi)發(fā)工具、仿真模型和硬件優(yōu)化設計必須由一種單一的源描述生成，以加速研發(fā)進(jìn)程，確保完整性和正確性。
第二，這些專(zhuān)用處理器是定制的，其運行功能與它們所代替的硬性RTL邏輯功能塊近乎等效。數據密集型應用中的高性能和易適應性可使這些定制處理器作為SoC設計的基本結構而發(fā)揮更大的作用。處理器的這種多方面作用可為控制和數據功能帶來(lái)更加完整更為普遍的可編程性。單一的可編程多處理器SoC(MPSoC)可用于多種應用和多個(gè)客戶(hù)。隨著(zhù)標準的變化，新功能可以加到軟件上，由于避免了SoC的反復(respins)，因而降低了整個(gè)研發(fā)成本。
一般來(lái)講，硬件和軟件的研發(fā)均各自依照一套不同的高度專(zhuān)業(yè)化的設計技能展開(kāi)。技能上的差異和協(xié)調上的困難使SoC設計變得日趨昂貴、風(fēng)險高及緩慢。多處理器芯核SoC設計方法學(xué)的統一可使系統劃分、子系統設計以及硬/軟集成變得更快，從而造就出具有更高可重用性和更好投資回報的SoC平臺。
基于處理器的SoC設計調節了晶體管不斷增長(cháng)而工程師人數相對不足的矛盾。軟件任務(wù)層面上的功能說(shuō)明要比等效的硬件邏輯功能設計簡(jiǎn)便和快捷得多，因此這種以軟件為中心的設計方法蘊藏著(zhù)更高設計生產(chǎn)率的潛力。而且，專(zhuān)用處理器的使用可保留軟件方法的優(yōu)勢，并可使處理器處理許多以前只在硬件邏輯中實(shí)現的數據密集型任務(wù)。

結語(yǔ)
對數字系統設計的定量預測可以概括為一句話(huà)，即“SoC處理器定標的原則”。
第一部分：以軟件為核心的多處理器SoC設計將成為一種標準的設計方法，典型的片上處理器數量每年上升30%，到2015年將會(huì )有數千個(gè)處理器。
第二部分：典型的基于處理器的SoC的集總計算能力將每年增長(cháng)65%，到2010年達到每秒1萬(wàn)億次操作。
這種處理器定標模型表明了先進(jìn)系統級芯片架構清晰的發(fā)展遠景，典型設計可由功用各異的大量處理器構建。 “海量處理器”SoC設計方法使用完全可編程的應用調節處理器作為集成式系統的基本構建功能塊?！?鋤禾譯)