基于Cadence的高速PCB設計方案

　1 引言

　　人們對于通信的要去總是朝著(zhù)“快”的方向發(fā)展，要求信號的傳輸和處理的速度越來(lái)越快，相應的，高速PCB的應用也越來(lái)越廣。高速電路有兩個(gè)方面的含義：一是頻率高，通常認為數字電路的頻率達到或是超過(guò)45MHz至50MHz，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統的三分之一，就稱(chēng)為高速電路。另外從信號的上升與下降時(shí)間來(lái)考慮，當信號的上升時(shí)間小于6倍信號傳輸延時(shí)時(shí)即認為信號是高速信號，此時(shí)考慮的與信號的具體頻率無(wú)關(guān)。

　　2 高速PCB設計的基本內容

　　高速電路設計在現代電路設計中所占的比例越來(lái)越大，設計難度也越來(lái)越高，它的解決不僅需要高速器件，更需要設計者的智慧和仔細的工作，必須認真研究分析具體情況，解決存在的高速電路問(wèn)題。一般說(shuō)來(lái)主要包括三方面的設計：信號完整性設計、電磁兼容設計、電源完整性設計。

　　2.1 信號完整性（signal integrity）設計

　　信號完整性是指信號在信號線(xiàn)上的質(zhì)量。信號具有良好的信號完整性是指當在需要的時(shí)候，具有所必需達到的電壓電平數值。差的信號完整性不是由某一因素導致的，而是由板級設計中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過(guò)快、端接元件布設不合理、電路的互聯(lián)不合理等都會(huì )引起信號的完整性問(wèn)題。具體主要包括串擾、反射、過(guò)沖與下沖、振蕩、信號延遲等。

　　2.1.1 串擾（crosSTalk）

　　串擾是相鄰兩條信號線(xiàn)之間的不必要的耦合，信號線(xiàn)之間的互感和互容引起線(xiàn)上的噪聲。因此也就把它分為感性串擾和容性串擾，分別引發(fā)耦合電流和耦合電壓。當信號的邊緣速率低于1ns時(shí)，串擾問(wèn)題就應該考慮。如果信號線(xiàn)上有交變的信號電流通過(guò)時(shí)，會(huì )產(chǎn)生交變的磁場(chǎng)，處于磁場(chǎng)中的相鄰的信號線(xiàn)會(huì )感應出信號電壓。一般PCB板層的參數、信號線(xiàn)間距、驅動(dòng)端和接收端的電氣特性及信號線(xiàn)的端接方式對串擾都有一定的影響。在Cadence的信號仿真工具中可以同時(shí)對6條耦合信號線(xiàn)進(jìn)行串擾后仿真，可以設置的掃描參數有：PCB的介電常數，介質(zhì)的厚度，沉銅厚度，信號線(xiàn)長(cháng)度和寬度，信號線(xiàn)的間距。仿真時(shí)還必須指定一個(gè)受侵害的信號線(xiàn)，也就是考察另外的信號線(xiàn)對本條線(xiàn)路的干擾情況，激勵設置為常高或是常低，這樣就可以測到其他信號線(xiàn)對本條信號線(xiàn)的感應電壓的總和，從而可以得到滿(mǎn)足要求的最小間距和最大并行長(cháng)度。

　　2.1.2 反射（reflectiON）

　　反射和我們所知道的光經(jīng)過(guò)不連續的介質(zhì)時(shí)都會(huì )有部分能量反射回來(lái)一樣，就是信號在傳輸線(xiàn)上的回波。此時(shí)信號功率沒(méi)有全部傳輸到負載處，有一部分被反射回來(lái)了。在高速的PCB中導線(xiàn)必須等效為傳輸線(xiàn)，按照傳輸線(xiàn)理論，如果源端與負載端具有相同的阻抗，反射就不會(huì )發(fā)生了。二者阻抗不匹配會(huì )引起反射，負載會(huì )將一部分電壓反射回源端。根據負載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態(tài)，導致接收數據錯誤。如果在時(shí)鐘信號上可能引起時(shí)鐘沿不單調，進(jìn)而引起誤觸發(fā)。一般布線(xiàn)的幾何形狀、不正確的線(xiàn)端接、經(jīng)過(guò)連接器的傳輸及電源平面的不連續等因素均會(huì )導致此類(lèi)反射。另外常有一個(gè)輸出多個(gè)接收，這時(shí)不同的布線(xiàn)策略產(chǎn)生的反射對每個(gè)接收端的影響也不相同，所以布線(xiàn)策略也是影響反射的一個(gè)不可忽視的因素。