基于Cadence的高速PCB設計方案

　　過(guò)沖是由于電路切換速度過(guò)快以及上面提到的反射所引起的信號跳變，也就是信號第一個(gè)峰值超過(guò)了峰值或谷值的設定電壓。下沖是指下一個(gè)谷值或峰值。過(guò)分的過(guò)沖能夠引起保護二極管工作， 導致過(guò)早地失效，嚴重的還會(huì )損壞器件。過(guò)分的下沖能夠引起假的時(shí)鐘或數據錯誤。它們可以通過(guò)增加適當端接予以減少或消除。

　　2.1.4 振蕩（ringing）和環(huán)繞振蕩（rounding）

　　振蕩的現象是反復出現過(guò)沖和下沖。信號的振蕩和環(huán)繞振蕩由線(xiàn)上過(guò)度的電感和電容引起的接收端與傳輸線(xiàn)和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門(mén)限附近，多次跨越邏輯電平門(mén)限會(huì )導致邏輯功能紊亂。振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過(guò)適當的端接或是改變PCB參數予以減小，但是不可能完全消除。

　　在Cadence的信號仿真軟件中，將以上的信號完整性問(wèn)題都放在反射參數中去度量。在接收和驅動(dòng)器件的IBIS模型庫中，我們只需要設置不同的傳輸線(xiàn)阻抗參數、電阻值、信號傳輸速率以及選擇微帶線(xiàn)還是帶狀線(xiàn)，就可以通過(guò)仿真工具直接計算出信號的波形以及相應的數據，這樣就可以找出匹配的傳輸線(xiàn)阻抗值、電阻值、信號傳輸速率，在對應的PCB軟件Allegro中，就可以根據相對應的傳輸線(xiàn)阻抗值和信號傳輸速率得到各層中相對應信號線(xiàn)的寬度（需提前設好疊層的順序和各參數）。選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據不同的電路選擇不同的方式。在布線(xiàn)策略上也可以選擇不同的方式：菊*型、星型、自定義型，每種方式都有其優(yōu)缺點(diǎn)，可以根據不同的電路仿真結果來(lái)確定具體的選擇方式。

　2.1.5 信號延遲（delay）

　　電路中只能按照規定的時(shí)序接收數據，過(guò)長(cháng)的信號延遲可能導致時(shí)序和功能的混亂，在低速的系統中不會(huì )有問(wèn)題，但是信號邊緣速率加快，時(shí)鐘速率提高，信號在器件之間的傳輸時(shí)間以及同步時(shí)間就會(huì )縮短。驅動(dòng)過(guò)載、走線(xiàn)過(guò)長(cháng)都會(huì )引起延時(shí)。必須在越來(lái)越短的時(shí)間預算中要滿(mǎn)足所有門(mén)延時(shí)，包括建立時(shí)間，保持時(shí)間，線(xiàn)延遲和偏斜。由于傳輸線(xiàn)上的等效電容和電感都會(huì )對信號的數字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數據信號不能滿(mǎn)足接收端器件正確接收所需要的時(shí)間，從而導致接收錯誤。在Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數中度量，有Settledelay、switchdelay、Propdelay.其中前兩個(gè)與IBIS模型庫中的測試負載有關(guān)，這兩個(gè)參數可以通過(guò)驅動(dòng)器件和接收器件的用戶(hù)手冊參數得到，可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個(gè)器件之間的時(shí)延范圍Propdelay.在具體器件布放的時(shí)候，如果器件的位置不合適，在對應的時(shí)延表中那部分會(huì )顯示紅色，當把其位置調整合適后將會(huì )變成藍色，表示信號在器件之間的延時(shí)已經(jīng)滿(mǎn)足Propdelay規定的范圍了。

　　2.2 電磁兼容性（Electro MagneticCompatibility）設計

　　電磁兼容包括電磁干擾和電磁忍受，也就是過(guò)量的電磁輻射以及對電磁輻射的敏感程度兩個(gè)方面。電磁干擾有傳導干擾和輻射干擾兩種。傳導干擾是指以電流的形式通過(guò)導電介質(zhì)把一個(gè)電網(wǎng)絡(luò )上的信號傳導到另一個(gè)電網(wǎng)絡(luò )，PCB中主要表現為地線(xiàn)噪聲和電源噪聲。輻射干擾是指信號以電磁波的形式輻射出去，從而影響到另一個(gè)電網(wǎng)絡(luò )。在高速PCB及系統設計中，高頻信號線(xiàn)、芯片的引腳、接插件等都可能成為具有天線(xiàn)特性的輻射干擾源。對EMC的設計根據設計的重要性可以分為四個(gè)層次：器件和PCB級設計，接地系統的設計，屏蔽系統設計以及濾波設計。其中的前兩個(gè)最為重要，器件和PCB級設計主要包括有源器件的選擇、電路板的層疊、布局布線(xiàn)等。接地系統的設計主要包括接地方式、地阻抗控制、地環(huán)路和屏蔽層接地等。在Cadence的仿真工具中，電磁干擾的仿真參數可以設置在X、Y、Z三個(gè)方向上的距離、頻率的范圍、設計余量、符合標準等。此仿真屬于后仿真，主要檢驗是否符合設計要求，因此，在做前期工作時(shí)，我們還需要按照電磁干擾的理論去設計，通常的做法是將控制電磁干擾的各項設計規則應用到設計的每個(gè)環(huán)節，實(shí)現在各個(gè)環(huán)節上的規則驅動(dòng)和控制。

　　2.3 電源完整性（power integrity）設計

　　在高速電路中， 電源和地的完整性也是一個(gè)非常重要的因素， 因為電源的完整性和信號的完整性是密切相關(guān)的。在大多數情況下，影響信號畸變的主要原因是電源系統。如：地反彈噪聲太大、去耦合電容設計不合適、多電源或地平面地分割不好、地層設計不合理、電流分配不均等都會(huì )帶來(lái)電源完整性方面的問(wèn)題，引起信號的畸變而影響到信號的完整性。解決的主要思路有確定電源分配系統，將大尺寸電路板分割成幾塊小尺寸板，根據地平面反彈噪聲（Ground Bounce）（簡(jiǎn)稱(chēng)地彈）確定去耦電容，以及著(zhù)眼于整個(gè)PCB板考慮等幾個(gè)方面。

　　在電路中有大的電流涌動(dòng)時(shí)會(huì )引起地彈，如大量芯片的輸出同時(shí)開(kāi)啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面的電感和電阻會(huì )引發(fā)電源噪聲，這樣會(huì )在真正的地平面上產(chǎn)生電壓的波動(dòng)和變化，這種噪聲會(huì )影響其它元器件的動(dòng)作。設計中減小負載電容、增大負載電阻、減小地電感、減少器件同時(shí)開(kāi)關(guān)的數目均可以減少地彈。由于地電平面分割，例如地層被分割為數字地、模擬地、屏蔽地等，當數字信號走到模擬地線(xiàn)區域時(shí)，就會(huì )產(chǎn)生地平面回流噪聲。同時(shí)根據選用的器件不同，電源層也可能會(huì )被分割為幾種不同電壓層，此時(shí)地彈和回流噪聲更需特別關(guān)注。在電源完整性的設計中電源分配系統和去耦電容的選擇很重要。一般使得電源系統（電源和地平面）之間的阻抗越低越好?？梢酝ㄟ^(guò)規定最大的電壓和電流變化范圍來(lái)確定我們希望達到的目標阻抗，然后通過(guò)調整電路中的相關(guān)因素使電源系統各部分的阻抗與目標阻抗逼近。對于去耦電容，必須考慮電容的寄生參數，定量的計算出去耦電容的個(gè)數以及每個(gè)電容的容值和具體放置位置，盡量做到電容一個(gè)不多，一個(gè)不少。在Cadence仿真工具中，將接地反彈稱(chēng)為同步開(kāi)關(guān)噪聲（Simultaneous switch noise）。在仿真時(shí)將電源間的寄生電感、電容和電阻， 以及器件封裝的寄生電感、電容和電阻都做考慮，結果比較符合實(shí)際情況。還可以根據系統使用的電路類(lèi)型與工作頻率，設置好期望的相關(guān)指標參數后，計算出合適的電容大小以及最佳的布放位置，設計具有低阻抗的接地回路來(lái)解決電源完整性問(wèn)題。