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俗話(huà)說(shuō)“公欲善其事，必先利其器”。IC設計中EDA工具的日臻完善已經(jīng)使工程師完全擺脫了原先手工操作的蒙昧期。IC設計向來(lái)就是EDA工具和人腦的結合。隨著(zhù)IC不斷向高集成度、高速度、低功耗、高性能發(fā)展，沒(méi)有高可靠性的計算機輔助設計手段，完成設計是不可能的。IC設計的EDA工具真正起步于80年代，1983年誕生了第一臺工作站平臺apollo;20年的發(fā)展,從硬件描述語(yǔ)言（或是圖形輸入工具）到邏輯仿真工具（LOGIC SIMUL ICATION），從邏輯綜合（logic synthesis）到自動(dòng)布局布線(xiàn)(auto plane route )系統；從物理規則檢測(DRC ERC)和參數提取(LVS)到芯片的最終測試；現代EDA工具幾乎涵蓋了IC設計的方方面面。提到IC設計的EDA工具就不能不說(shuō)cadence公司，隨著(zhù)compass的倒閉，它成為這個(gè)行業(yè)名副其實(shí)的“老大” cadence提供了IC design中所涉及的幾乎所有工具；但它的工具和它的名氣一樣的值錢(qián)！現代IC技術(shù)的迅猛發(fā)展在EDA軟件廠(chǎng)家中掀起并購、重組熱潮。除CADENCE公司以外，比較有名的公司包括mentor,avanti,synopsys和INVOED A；mentor和cadence一樣是一個(gè)在設計的各個(gè)層次都有開(kāi)發(fā)工具的公司，而AVANTI因其模擬仿真工具HSPICE出名，SYNOPSYS則因為邏輯綜合方面的成就而為市場(chǎng)認可。下面我們根據設計的不同階段和層次來(lái)談?wù)勥@些工具；
（1）輸入工具(design input) 對自頂而下的（TOP-DOWN）設計方法，往往首先使用VHDL或是VERILOG HDL來(lái)完成器件的功能描述，代表性的語(yǔ)言輸入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。雖然很多的廠(chǎng)家（多為FPGA廠(chǎng)商）都提供自己專(zhuān)用的硬件描述語(yǔ)言輸入，如ALTRA公司的AHDL，但所有的公司都提供了對作為IEEE標準的VHDL，VerilogHDL的支持。對自下而上的設計，一般從晶體管或基本門(mén)的圖形輸入開(kāi)始，這樣的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根據不同的廠(chǎng)家庫而生成和輸入晶體管或門(mén)電路相對應的模擬網(wǎng)表。
（2）電路仿真軟件(circuit simulation)（分為數字和模擬兩大類(lèi)） 電路仿真工具的關(guān)鍵在于對晶體管物理模型的建立，最切和實(shí)際工藝中晶體管物理特性的模型必然得到和實(shí)際電路更符合的工作波形，隨IC集成度的日益提高，線(xiàn)寬的日趨縮小，晶體管的模型也日趨復雜。任何的電路仿真都是基于一定的廠(chǎng)家庫，在這些庫文件中制造廠(chǎng)為設計者提供了相應的工藝參數；如TSMC0.18um Cu CMOS工藝的相關(guān)參數高達300個(gè)之多；可以用于數字仿真的工具有很多，先期邏輯仿真的目的只是為了驗證功能描述是否正確。對于使用verilog HDL生成的網(wǎng)表，cadence公司的verilog-XL是基于UNIX工作站最負盛名的仿真工具；而近年隨PC工作站的出現，viewlogic的VCS和mentor公司的modelsim因其易用性而迅速崛起并成為基于廉價(jià)PC工作站的數字仿真工具的后起之秀；對于VHDL網(wǎng)表仿真，cadence公司提供AFROG；SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM則愈來(lái)愈受到新手們的歡迎。PSPICE最早產(chǎn)生于Berkley大學(xué)，經(jīng)歷數十年的發(fā)展，隨晶體管線(xiàn)寬的不斷縮小，PSPICE也引入了更多的參數和更復雜的晶體管模型。使的他在亞微米和深亞微米工藝的今天依舊是模擬電路仿真的主要工具之一。AVANTI是IC設計自動(dòng)化軟件的“英雄少年”，它的HSPICE因其在亞微米和深亞微米工藝中的出色表現而在近年得到了廣泛的應用。cadence公司的spectre也是模擬仿真軟件，但應用遠不及PSPICE和HSPICE廣泛；對于特殊工藝設計而言，由于它們使用的不是Si基bipolar或CMOS工藝，因而也有不同的設計方法和仿真軟件；例如基于A(yíng)sGa工藝的微波器件所使用的工具，較著(zhù)名的有HP的eesoft等；
（3）綜合工具(synthesis tools) 用于FPGA和CPLD的綜合工具包括有cadence的synplify;synopsys公司的FPGA express和FPGA compiler;mentor公司的leonardo spectrum；一般而言不同的FPGA廠(chǎng)商提供了適用于自己的FPGA電路的專(zhuān)用仿真綜合工具，比如altera公司的MAXPLUS2僅僅適用它自己的MAX系列芯片；而foundation則為XILINX器件量身定做...... 最早的IC綜合工具應該是cadence的buildgates;而Cadence最新版本的Envisi a Ambit(R)則在99年在A(yíng)SIC international公司成功用于240萬(wàn)門(mén)的設計。使用較廣泛的還有synopsys的design compiler和behavial compiler;基于不同的庫，邏輯綜合工具可以將設計思想轉化成對應一定工藝手段的門(mén)級電路；將初級仿真中所沒(méi)有考慮的門(mén)沿（gates delay）反標到生成的門(mén)級網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。
（4）layout工具和自動(dòng)布局布線(xiàn)（auto plane route）工具
cadence的design framework是常用的基于UNIX工作站的全定制設計的布局布線(xiàn)軟件，和silicon ensemble，Envisia place route DSM; （cadence的版圖輸入工具Virtuoso）（5）物理驗證（physical validate）和參數提取(LVS)工具依然可以分成為ASIC和FPGA兩大類(lèi)。ASIC設計中最有名、功能最強大的是cadence的DRECULA，可以一次完成版圖從DRC（設計規則檢查），ERC（電氣特性檢查）到LVS（寄生參數提?。┑墓ば?；DIVA作為其相對較弱的軟件多提供給教學(xué)用途；AVANTI的STAR-RC也是用于物理驗證的強力工具，而hercules則是其LVS的排頭兵。如同綜合工具一樣，FPGA廠(chǎng)商的物理驗證和參數提取多采用專(zhuān)門(mén)的軟件、并和其仿真綜合工具集成在一起。ALTERA-p.htm" target="_blank" title="ALTERA貨源和PDF資料">ALTERA的MAXPLUS2和XILINX的FOUNDATION是這樣的典型；
（6）由于VLSI尤其是ULSI電路的預投片費用都相當的高（如TSMC 0.25um CMO S 工藝一次預投片的費用為100萬(wàn)美圓，而0.18um Cu CMOS 3.3V工藝的一次預投竟高達300萬(wàn)美圓）。因而對ASIC芯片，要求芯片設計盡量正確。最好完全消滅錯誤；解決功耗分析；生成用于芯片測試目的的特殊測試電路；因應這一要求，也產(chǎn)生了一些特殊的EDA工具，以完成諸如power analysis、故障覆蓋率分析、測試矢量生成等目的?，F代VLSI特別是ULSI IC的迅速發(fā)展，正是依靠EDA工具在亞微米和深亞微米技術(shù)上的進(jìn)步及其對應工藝水平的提高。應該說(shuō)沒(méi)有EDA工具就沒(méi)有IC；
4.設計團隊（design term or group）
（FIG1 是IC設計的流程圖）上面我們主要講了IC設計對研發(fā)項目和EDA工具的要求，那么有了切實(shí)可行的項目和完整可靠的EDA工具，如何將它變成為產(chǎn)品呢？集成電路設計和足球比賽一樣是一個(gè)最能體現人類(lèi)合作精神和智慧的工作了，只是他有更深刻的科技涵義罷了。就如同沒(méi)有任何一個(gè)英雄可以創(chuàng )造足球場(chǎng)上的神話(huà)一樣（當然一邊倒的比賽除外）一個(gè)結構合理的研發(fā)隊伍是產(chǎn)品“成敗的關(guān)鍵”；一般而言，一片IC可以從大的方面分成兩部分：即數字（Digital）和模擬(An aloge) 電路部分。實(shí)際上真正的IC設計應該是ASIC設計，而FPGA或PLD設計更傾向于系統級的設計；可以這樣說(shuō)：一個(gè)做IC設計的工程師至少應該是學(xué)半體出身的，他更多的是在和諸如晶體管，版圖這樣的東西打交道；而一個(gè)做FPGA的工程師只須懂得硬件描述語(yǔ)言，他只要將行為級描述使用特殊的FPGA 工具寫(xiě)入到FPGA或PLD中即可。因而本部分將著(zhù)重于A(yíng)SIC來(lái)說(shuō)IC設計；
(1) 模擬工程師(analog design engineer)在term中主要完成模擬電路的設計，如收發(fā)器（transreceiver）、高頻鎖相環(huán)、A/D D/A轉換器、放大器等這些無(wú)法用數字方法實(shí)現的電路，必須用晶體管來(lái)搭建。而對于在廠(chǎng)家庫中所沒(méi)有提供的基本門(mén)也必須使用晶體管來(lái)實(shí)現?，F代IC設計的發(fā)展已經(jīng)使得工程師只須在廠(chǎng)家提供的庫的基礎上調整晶體管的寬長(cháng)比（W/L）來(lái)決定晶體管特性。（FIG1是一個(gè)基于0.18um 工藝可以達到2.5G頻率的D觸發(fā)器參數圖，它采用TSMC的0.18um制程庫;而圖FIG2則是使用AVANTI公司的HSPICE98.4 version模擬仿真工具所生成的波形圖；從圖中我們可以發(fā)現這個(gè)電路設計可以很好的運行在2.5G的高頻下，并句有很好的上升和下降沿；USB接口芯片中的transreciever部分就必須是模擬工程師根據USB協(xié)議中要求發(fā)送和接收的物理和電氣特性來(lái)采用合適的晶體管電路實(shí)現； (2) 在一片功能IC中，大部分是數字電路設計。數位工程師(digital design e ngineer)正是使用verilog HDL或是VHDL語(yǔ)言來(lái)完成芯片的功能描述；使用modelsim 這樣的仿真工具來(lái)完成邏輯驗證；然后再使用design compiler這樣的綜合工具來(lái)將行為描述(behaviral descriptor)轉化成門(mén)級網(wǎng)表(net gate)以便layout工程師可以使用布局布線(xiàn)工具將它轉化成版圖;下面是在USB芯片中要用到的,一個(gè)產(chǎn)生CRC5 校驗碼模塊的verilog HDL描述:
module crc5(sysclk,nfsr,address_endpoint,sout_crc5,en_crc5);
input[1:0] nfsr; input sysclk,en_crc5; input[10:0] address_endpoint;
output[4:0] sout_crc5;
wire[4:0] sout_crc5;
reg[4:0] register5a,register5b; reg[3:0] i; reg[1:0] j;
assign sout_crc5=~register5a;
always @(posedge sysclk)
begin
if ((nfsr==2'b0)||!en_crc5) // if reset or soft_reset;
begin j=0; register5a=5'b11111; registe
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