IIC總線(xiàn)通訊接口器件的CPLD實(shí)現

摘要：介紹了采用ALTERA公司的可編程器件EPF10K10LC84-3實(shí)現IIC總線(xiàn)的通訊接口的基本原理，并給出了部分的VHDL語(yǔ)言描述。該通訊接口與專(zhuān)用的接口芯片相比，具有使用靈活、系統配置方便的特點(diǎn)。 關(guān)鍵詞：IIC總線(xiàn) CPLD VHDL ISP IIC總線(xiàn)是PHILIPS公司開(kāi)發(fā)的一種簡(jiǎn)單、雙向、二線(xiàn)制、同步串行總線(xiàn)。它只需兩根線(xiàn)（串行時(shí)鐘線(xiàn)和串行數據線(xiàn)）即可在連接于總線(xiàn)上的器件之間傳送信息。該總線(xiàn)是高性能串行總線(xiàn)，具備多主機系統所需要的裁決和高低速設備同步等功能，應用極為廣泛。 目前市場(chǎng)上雖然有專(zhuān)用IIC總線(xiàn)接口芯片，但是地址可選范圍小、性能指標固定、功能單一、使用不方便。根據IIC總線(xiàn)的電氣特性及其通訊協(xié)議，采用ALTERA公司的FLEX10K系列ISP器件EPF10K10LC84-3可以方便地實(shí)現IIC總線(xiàn)的通訊接口，且具有高速、易調試、可以靈活地實(shí)現地在線(xiàn)配置等優(yōu)點(diǎn)，同時(shí)大大地減少了系統的開(kāi)發(fā)周期。 1 IIC總線(xiàn)的數據傳輸規范 IIC總線(xiàn)主從機之間的一次數據傳送稱(chēng)為一幀，由啟動(dòng)信號、地址碼、若干數據字節、應答位以及停止信號等組成。通訊啟動(dòng)時(shí)，主動(dòng)發(fā)送一個(gè)啟動(dòng)信號（當SCL線(xiàn)上是高電平時(shí)，SDA線(xiàn)上產(chǎn)生一個(gè)下降沿）、從機的地址碼（8位）和讀寫(xiě)信號；通訊停止時(shí)，主機發(fā)送一個(gè)停止信號（當SCL線(xiàn)上是高電平時(shí)，SDA線(xiàn)上產(chǎn)生一個(gè)上升沿）。在數據傳送過(guò)程中，當SCL線(xiàn)上是高電平時(shí)，必須保證SDA線(xiàn)上的數據穩定；傳送一個(gè)字節的數據，必須由接收機發(fā)一個(gè)應答信號?？偩€(xiàn)的傳輸碼速率為100kbps（標準）～400kbps（高速）。采用+5V電源供電時(shí)，輸入電平規定為：VILmax=1.5V，VIHmin=3V；采用寬電源電壓時(shí)，電平規定為：VILmax=1.5VDD，VIHmin=3VDD。 IIC總線(xiàn)的通訊過(guò)程如圖1所示。 2 ISP的邏輯實(shí)現 基于IIC總線(xiàn)的數據傳輸規范，為完成IIC總線(xiàn)的數據發(fā)送與接收，采用ISP器件實(shí)現通訊接口的邏輯功能框圖如圖2所示。通過(guò)頻選、控制、可控時(shí)鐘可獲得100kHz、200kHz、300kHz、400kHz的時(shí)鐘頻率。器件退出總線(xiàn)競爭后，時(shí)鐘線(xiàn)置高電平。 2.1 通訊的啟動(dòng)與停止 在主機方式下，接收數據時(shí)，ISP器件必須通過(guò)啟動(dòng)信號生成器送出一個(gè)啟動(dòng)信號，然后發(fā)送從機的地址信號和讀寫(xiě)信號。只有這樣，才能在總線(xiàn)上發(fā)送數據。該過(guò)程由控制寄存器啟動(dòng)。VHDL描述如下： PROCESS（WR，CS） ——WR IS CPU WRITE SIGNAL ——CS IS THIS CHIP"S SELECT SIGNAL ADDRS：="0"； IF（Ctrreg(0)="1"AND Ctrreg(3)="1" AND SCL1="1"）THEN ——Ctrreg 為控制寄存器 CLK1COUNT：="0"； SDA1：="1"； IF（CLK1 EVENT AND CLK="0"）THEN IF(CLK1COUNT="3")THEN SDA1:="1"; ADDRS:="1"; Ctrreg(3):="0"; CSTA:="1"; ELSE CLK1COUNT:=CLK1COUNT+1; END IF; END IF; END IF; IF(ADDRS="1"AND SCL1 "EVENT AND SCL1="1")THEN %26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;——將數據寄存器中的數據 %26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;——及WR信號移位發(fā)出（略） END IF； END PROCESS； 當一次通訊結束時(shí)，主機要發(fā)送停止信號。該過(guò)程同樣同控制寄存器控制；當控制字第二位為"1"時(shí)，ISP器件產(chǎn)生停止信號。VHDL描述與啟動(dòng)類(lèi)似。 2.2 發(fā)送數據 在主機方式下，完成啟動(dòng)和地址信號發(fā)送后即開(kāi)始發(fā)送數據。發(fā)送數據時(shí)并串轉換器在SCL的下降沿移位，保證SCL高電平時(shí)SDA上的數據穩定。發(fā)送的進(jìn)程由WR信號和從機的應答信號啟動(dòng)。 當ISP器件在總線(xiàn)競爭失敗時(shí)，由處理器將ISP器件轉為從機工作方式，處理器向地址檢測電路送該器件在系統中的地址。只有在接收到的地址信息與該器件所設的地址相同時(shí)，才發(fā)出應答信號，開(kāi)始通訊。每發(fā)送一個(gè)字節即將SDA拉高，等待接收機的應答信號，準備下一個(gè)數據。 2.3 接收數據 在主機方式下，完成通訊啟動(dòng)和地址信號發(fā)送后便開(kāi)始準備接收數據。每接收一個(gè)字節后要發(fā)出應答信號，產(chǎn)生一個(gè)負脈沖作為中斷請求信號輸出給處理器。若此時(shí)系統忙，則拉低SCL電平迫使發(fā)送機進(jìn)入等待狀態(tài)。從機方式下的接收與主機方式下一樣。VHDL描述如下： PROCESS（SDA1） SACK：="0"； FULL1：="0"； STP：="0"； INTQ：="1"； IF（CSTA="1" AND ADDOK="1"）THEN IF（SCL"1"EVENT AND SCL1="0"）THEN ……——接收數據，串入并出移位（略） FULL1：="1"； END IF； END IF； IF（FULL1="1"）THEN IF（RD"EVENT AND RD="1"AND SCL1"EVENT AND SCL1="0 AND BUSY="0"）THEN SDA1：="0"； FULL：="0"； INTQ：="0"； ELSE SDA1：="1"； IF（CLK1"EVENT AND CLK="0" AND FULL1="0"）THEN IF（CLK1COUNT"20"）THEN INTQ：="1"； CLK1COUNT:="0"； ELSE CLK1COUNT：=CLK1COUNT+1； END IF； END IF； IF（SLAVE="1" AND SCL="1" AND SDA "EVENT AND SDA="1"）THEN STP：="1"； CSTA：="0"； END IF； END IF； END PROCESS； 2.4 總線(xiàn)仲裁 在通訊過(guò)程中，ISP器件在發(fā)送數據的同時(shí)接收總線(xiàn)上的數據，將該數據與已送的數據進(jìn)行比較，若不相同則置位狀態(tài)發(fā)生器的SLAVE，表示該主機退出競爭。通過(guò)處理給控制寄存器發(fā)送控制字可以讓ISP器件轉入從機工作方式。這時(shí)啟動(dòng)地址檢測，禁止SCL的發(fā)送。在一次通訊結束后，將狀態(tài)生成器的END置位，此時(shí)處理器可以再次將ISP器件設置為主機方式。 2.5 控制寄存器與狀態(tài)生成器 控制寄存器主要是定義ISP器件的工作狀態(tài)，其各位的定義為： BUSY 　 CLKEN CLKS2 CLKS1 STA STP M/S BUSY：若該位為"1"，主機作為接收機時(shí)，不發(fā)應答信號； STA：?jiǎn)?dòng)信號位； STP：停止信號位； M/S：主從機位，用于選擇芯片工作狀態(tài)（主機還是從機）； CLKS1、CLKS2：頻選控制位； CLKEN：SCL使能位，該位為1時(shí)SCL置高電平。 狀態(tài)生成器可以生成工作狀態(tài)信號（中斷、IIC總線(xiàn)競爭、從機方式時(shí)通訊開(kāi)始與結束）供處理器查詢(xún)處理。 3 參數配置 該器件可以配置為從100kbps（標準）到400kbps（高速）的任何傳送速度，以滿(mǎn)足不同的需要。只需在VHDL（描述的結構體中指明配置的參數即可實(shí)現配置，非常方便。 本設計只使用一片可編程芯片即可完成IIC總線(xiàn)接口的芯片功能。由于采用VHDL-93語(yǔ)言進(jìn)行設計，具有良好的可移植性，可用于其它ISP廠(chǎng)家的產(chǎn)品中。通過(guò)ByteBlast下載線(xiàn)可以在線(xiàn)改變其功能，體現了ISP器件的優(yōu)越性。