利用現成FPGA開(kāi)發(fā)板進(jìn)行ASIC原型開(kāi)發(fā)

自動(dòng)分割和綜合多個(gè)FPGA設計

來(lái)自Synplicity的Certify? RTL原型開(kāi)發(fā)工具是業(yè)內時(shí)間最長(cháng)和最強大的多個(gè)FPGA分割和綜合工具。很令人感興趣的是，當Certify軟件在上世紀90年代晚期創(chuàng )立時(shí)，對ASIC設計團隊而言，沒(méi)有任何現成的多個(gè)FPGA原型開(kāi)發(fā)板能夠得到。在那時(shí)，Certify軟件被設計成一個(gè)ASIC團隊設計他們自己的定制的多個(gè)FPGA原型開(kāi)發(fā)板的輔助工具。

使用Certify軟件，工程師們能夠定義電路板上的FPGA的數量和類(lèi)型以及它們之間的互連線(xiàn)。隨后，該數據被用于對通過(guò)多個(gè)FPGA進(jìn)行ASIC設計自動(dòng)地分割RTL，并且將被分割的RTL綜合成用于FPGA編程的配置文件。

一旦工程師們已經(jīng)使用Certify工具來(lái)定義電路板的基本結構，來(lái)自該軟件的輸出之一是描述FPGA以及它們之間連接的網(wǎng)表。以Verilog來(lái)描述的該網(wǎng)表的格式由Synplicity定義，并且是知名的*.vb(Verilog模版)格式。

設計團隊希望建立他們自己的定制電路板今天仍然使用這種技術(shù)。這一點(diǎn)使得Synplicity的*.vb格式很快變成這種類(lèi)型應用的事實(shí)上的工業(yè)標準?，F在，每個(gè)現成的多個(gè)FPGA原型開(kāi)發(fā)板供應商采用通用的*.vb文件交付他們的電路板，其作為定義每塊開(kāi)發(fā)板結構的輸入被讀入到Certify軟件。

Certify工具能夠采用Verilog、VHDL和混合語(yǔ)言進(jìn)行設計。該流程中的第一個(gè)要素是采用Certify軟件，自動(dòng)將任何ASIC專(zhuān)用代碼轉換為相當的FPGA結構。就目前現成的多個(gè)FPGA原型開(kāi)發(fā)板而言，用戶(hù)簡(jiǎn)單地通知軟件使用下拉式列表框的開(kāi)發(fā)板的類(lèi)型，該列表框包括來(lái)自所有主要第三方供應商所提供的開(kāi)發(fā)板。(換句話(huà)說(shuō)，如果這是一塊定制的電路板，Certify工具有能力建立一個(gè)在傳輸過(guò)程中的“虛擬的”多個(gè)FPGA開(kāi)發(fā)板，接下來(lái)這塊虛擬的開(kāi)發(fā)板能夠作為建立真實(shí)電路板的基礎來(lái)使用。)接下來(lái)，Certify軟件用于通過(guò)多個(gè)FPGA自動(dòng)分割設計(圖 2)。

與Certify軟件緊密集成在一起的是Synplicity的HDL分析器，其以高級的層次化的模塊圖以及接著(zhù)綜合相應的門(mén)級電路的形式，自動(dòng)地產(chǎn)生設計的技術(shù)獨立的圖形視圖。Certify和HDL分析器工具在HDL源代碼和模塊級以及門(mén)級電路之間，支持全雙向交叉探測，所以允許設計者在設計以及定位感興趣的信號和邏輯功能之間，進(jìn)行快速定位。除設計的各種其他視圖之外，Certify軟件提供一個(gè)形成原型開(kāi)發(fā)板的FPGA的圖形表示(第6頁(yè)圖3)。這些虛擬器件中的每一個(gè)有兩個(gè)關(guān)聯(lián)的“溫度計型”顯示：其反映I/O的應用和器件的其他面積/資源應用。