采用創(chuàng )新降耗技術(shù)應對FPGA靜態(tài)和動(dòng)態(tài)功耗的挑戰

最低功耗、最高性能

為得到高效率和性能，Stratix III FPGA借力一個(gè)自適應邏輯模塊(ALM)邏輯架構和多路徑(MultiTrack)互連構造。這種結合允許以更少布線(xiàn)整合更多邏輯。

ALM技術(shù)(據說(shuō)可比其它架構實(shí)現多80%的邏輯功能)包括一個(gè)8輸入可分割(fracturable)查找表(LUT)、兩個(gè)2位累加器和兩個(gè)寄存器。

多路徑互連提供不同LAB間的單跳式(onehop)連接能力且可通過(guò)由一個(gè)LAB到達另一個(gè)LAB所需“跳”的數量來(lái)測量。增加連通所需的“跳”也就增加了電容；“跳”的越少，則為滿(mǎn)足性能所需的高速邏輯就越少。多路徑互連提供單“跳”連通性，因此所需的功耗最低(圖7)。

在Stratix III FPGA中采用了分級時(shí)鐘技術(shù)以支持多達360個(gè)獨立時(shí)鐘。每一時(shí)鐘網(wǎng)絡(luò )的覆蓋范圍可被控制在一個(gè)LAB內。具有共同時(shí)鐘的邏輯被組合進(jìn)LAB。時(shí)鐘僅覆蓋到采用該時(shí)鐘的邏輯域。所有其它時(shí)鐘信號全部被關(guān)閉以把功耗降至最低。

省電的存儲器接口

雙數據速率(DDR)存儲器接口是目前設計最常用的I/O接口，它們可能會(huì )相當耗電。為解決這些功耗問(wèn)題，設計師可求助動(dòng)態(tài)片上終止和DDR3。

當讀寫(xiě)外部存儲器時(shí)，同時(shí)擁有一個(gè)串行和并行終止阻抗匹配緩沖器至關(guān)重要。當寫(xiě)存儲器時(shí)，若有一個(gè)50?的過(guò)渡線(xiàn)，則需一個(gè)串接阻抗為50?的匹配緩沖器。當讀存儲器時(shí)，則需一個(gè)50?的并接終止電阻連至終止電壓。這種處理不僅用于DDR型接口，也用于RLDRAM和QDRRAM。