采用創(chuàng )新降耗技術(shù)應對FPGA靜態(tài)和動(dòng)態(tài)功耗的挑戰

可選核電壓允許設計師根據性能需求采用0.9或1.1V核電壓。0.9V核電壓提供整體上最低的動(dòng)態(tài)和漏電功耗；而1.1V核電壓提供整體上的最高性能。動(dòng)態(tài)功耗與核電壓的平方成正比，而靜態(tài)功耗是核電壓的2.5次方。

在板卡設計時(shí)，可選核電壓輸入可被設定為0.9 V或1.1 V。該核電壓為核構造內的所有LAB、存儲器和DSP功能提供工作電源?？蛇x核電壓影響構造性能，所以，若在軟件中選擇了器件和速度等級，則還需進(jìn)行核電壓選擇。該軟件利用與所選核電壓相對應的時(shí)序和功耗模型來(lái)實(shí)現全部依賴(lài)時(shí)序和依賴(lài)功耗的分析和優(yōu)化。

當選擇采用哪種核電壓時(shí)，設計師必須考慮由時(shí)序分析得出的系統性能需求。若采用0.9 V就能滿(mǎn)足系統性能要求，則肯定比采用1.1 V所用的功耗低。

技術(shù)融合

在1.1 V，將可編程電源技術(shù)和可選核電壓結合起來(lái)，可提供降耗50%以上的各種性能和功耗工作點(diǎn)(圖6)?；谒玫母鞣N資源(如：DSP塊和TriMatrix存儲器塊)，靜態(tài)功耗會(huì )顯著(zhù)不同。

根據核電壓和高速邏輯與低功耗邏輯比例的不同，總合起來(lái)的靜態(tài)和動(dòng)態(tài)功耗也各異。在許多設計中，當不需要FPGA的最高性能時(shí)，可將設計的整體功耗降低50%以上。

工藝和電路技術(shù)

半導體行業(yè)通過(guò)在設備、工藝技術(shù)、設計工具和電路技術(shù)方面的巨大投入一直在不懈地迎擊隨著(zhù)工藝尺度的縮微所帶來(lái)的不斷挑戰。特別是業(yè)界面對的隨著(zhù)工藝尺度的縮微而不斷增加的漏電流問(wèn)題。因此，采用了在65nm(及更精微)工藝節點(diǎn)許多廣為人知的技術(shù)在保證或提升性能的同時(shí)來(lái)管理漏電功耗，這些技術(shù)有：銅布線(xiàn)、低k電介質(zhì)、多閥值晶體管、可變柵長(cháng)晶體管、三閘級氧化層、超薄柵氧化層、應變硅。