驗證FPGA設計：模擬，仿真，還是碰運氣？

　　附文　解決覆蓋空隙的一些思路

　　人人都喜歡FPGA 內仿真的速度。但是在FPGA中建立系統、控制和觀(guān)測試驗的難度過(guò)大，這常常迫使人們將費力費時(shí)的測試工作轉回到模擬環(huán)境中。在實(shí)際中，有些人會(huì )搭建一個(gè)驗證平臺，結合FPGA執行速度高和模擬方法易于構造和訪(fǎng)問(wèn)數據的優(yōu)點(diǎn)。毫不奇怪，有些廠(chǎng)商已經(jīng)瞄準了這個(gè)目標。

　　首次這么做還是ASIC時(shí)代早期的事，這也就是 “big-iron”邏輯仿真系統。從效果上說(shuō)，這些系統就是一組專(zhuān)用的巨型計算機，其中由定制微處理器或定制可編程元件分別模擬或仿真邏輯操作。這類(lèi)系統的代表是Cadence Palladium。此系統執行速度為模擬的很多倍，同時(shí)其廠(chǎng)商聲稱(chēng)它對被測設計的訪(fǎng)問(wèn)能力至少與模擬相當。但是，這些系統的容量有限，不會(huì )比通常模擬的塊規模大很多——除非你有非常多的錢(qián)。這些設備是主要的耗資設備，因此多數最終設計面向FPGA的設計團隊都無(wú)力支付高昂的費用。

　　近年來(lái)，有大量系統進(jìn)入市場(chǎng)(例如Eve等公司的產(chǎn)品)，這些系統可以在使用商業(yè)FPGA的簡(jiǎn)單環(huán)境下進(jìn)行邏輯仿真。這類(lèi)系統具有不同的特點(diǎn)，有些是小型化巨型機仿真系統，有些基本上就是帶支持調試軟件的FPGA評估卡。在所有情況下，它們都試圖提供一個(gè)設計中邏輯開(kāi)銷(xiāo)低于big-iron仿真系統的FPGA執行環(huán)境。由于邏輯開(kāi)銷(xiāo)較低，通?；贔PGA的系統運行速度可以比巨型機仿真系統快一到幾個(gè)數量級?？偟膩?lái)說(shuō)，運行速度越快，保留的模擬的方便性就越少。但是，當單個(gè)FPGA的設計（包括調試開(kāi)銷(xiāo)）變得過(guò)大時(shí)，它們就會(huì )表現出局限性。將設計分區是很復雜的，而且經(jīng)常涉及到FPGA間信號的多路復用，這會(huì )將所有工作都拖慢。這些系統中，確實(shí)提供了將測試平臺和數據在FPGA 系統和模擬環(huán)境來(lái)回傳送所需的軟件支持。例如，Eve就報道說(shuō)正在開(kāi)展工作，以便能將斷言也導入到其環(huán)境中。

　　GateRocket 的系統是一個(gè)很有趣的產(chǎn)品，它使當前的這個(gè)狀況發(fā)生了改變。該公司將其定位為既可以充當模擬加速器，也可以充當電路中仿真器。作為模擬加速器時(shí)，該系統會(huì )試圖插入用戶(hù)的模擬環(huán)境，加速耗時(shí)的RTL (寄存器傳輸級) 邏輯部件的模擬，而不會(huì )影響模擬環(huán)境的特性。如果假設90/10法則正確（也就是說(shuō)，90%模擬時(shí)間花在10%的代碼上），通過(guò)這種加速能力，可以使驗證工程師們繼續使用模擬環(huán)境，將其用于在無(wú)加速時(shí)基本無(wú)法實(shí)現的檢驗流程中。GateRocket聲稱(chēng)，該系統可以支持名為“可綜合斷言子集”的特性。