可編程芯片：拼合成一個(gè)模擬解決方案

　　未來(lái)

　　對未來(lái)的觀(guān)點(diǎn)來(lái)自于佐治亞州技術(shù)學(xué)院的一個(gè)持續的研究項目，Paul Hasler是電子工程與計算機科學(xué)教授，他對FPAA有十年的研究?，F在的項目包括用大約1000個(gè)模擬元件和構成100個(gè)計算模擬塊的成千個(gè)開(kāi)關(guān)級器件，構建大型的陣列。Hasler稱(chēng)：“這些芯片的容量可能10倍于現有的商用可編程模擬陣列。對于模擬信號處理性能，我們能夠在一只芯片中，放入相當于1 teraMAC（萬(wàn)億次乘法/加法指令） 的信號處理能力，功耗為數百毫瓦?！盚asler與他的團隊已用模擬信號處理的隱喻建立了一個(gè)完整的設計流，沒(méi)有芯片設計的細節。Hasler說(shuō)：“我們最大的芯片之一有大約10萬(wàn)個(gè)可編程參數。你不可能手工處理這種等級的復雜性，因此我們對編程采用一種塊級的信號處理隱喻方法?！?BR>
　　即便如此，FPAA的巨大復雜性還是需要一種類(lèi)似ASIC的設計流。試圖在試驗板上調試一個(gè)1000只元件的模擬設計是毫無(wú)希望的。因此FPAA流采用了兩級仿真。流程開(kāi)始于Simulink和計算元件庫，Hasler的團隊為它建立了Spice網(wǎng)表。用戶(hù)可以在Simulink上作系統仿真，然后轉而建立一個(gè)Spice網(wǎng)表，后者送至一個(gè)芯片編譯器，產(chǎn)生等效于FPGA編程的文件。Hasler說(shuō)：“我們可以編譯大多數合法的Spice網(wǎng)表，但并非所有網(wǎng)表都能得到有效的設計。在Spice級，用戶(hù)必須學(xué)習如何使用工具來(lái)做出最佳使用的硅片。在Simulink級，這種工作主要是在庫中完成?！爆F在，該團隊正在開(kāi)發(fā)可以提取Spice網(wǎng)表的工具，可提供開(kāi)關(guān)級編程文件中的準確寄生參數，并且可以做布局與源文件之間的比較工作。Hasler補充說(shuō)：“將反向標注全部返歸Simulink級會(huì )有一點(diǎn)復雜?！?BR>
　　這種流程可能就是未來(lái)，哪怕是對簡(jiǎn)單得多的元件。Cadence公司混合信號仿真營(yíng)銷(xiāo)總監John Pierce如是說(shuō)：“傳統方案也不會(huì )做得更多了，即使對固定功能器件。當把可編程元件集成到系統中，你必須看發(fā)生了什么事，而不只是如何對其編程?！?BR>
　　Pierce繼續說(shuō)，還有些問(wèn)題有待解決。直覺(jué)上，一個(gè)板級仿真的正確起點(diǎn)應是在Matlab或類(lèi)似工具中。然而，從一個(gè)傳輸函數視圖到一個(gè)交換陣列不是件簡(jiǎn)單的事。甚至在電路仿真級就會(huì )出現問(wèn)題。他說(shuō)：“Verilog-A或SystemVerilog都不希望你在運行中改變配置寄存器的設定?！钡?，如果你試圖將配置寄存器和模擬開(kāi)關(guān)也模型化，成為器件網(wǎng)表的一部分，那么仿真可能迅速膨脹，尤其是采用開(kāi)關(guān)電容技術(shù)時(shí)。Pierce說(shuō)：“在一個(gè)系統環(huán)境中仿真可編程模擬器件的技術(shù)確實(shí)存在。而挑戰在于將它們帶入到我們的Verilog-AMS（模擬/混合信號）領(lǐng)域中?！?/FONT>