RFIC設計所面臨的挑戰及設計流程詳解

　　近年來(lái)，移動(dòng)通信的市場(chǎng)需求增長(cháng)迅速，當前的移動(dòng)通信系統已經(jīng)可以使用成熟的信號處理技術(shù)來(lái)獲取更高的信息傳輸速率。下一代無(wú)線(xiàn)系統的設計難度將增大，主要體現在對多標準和可重配置性的支持。不同的通信標準在中心頻率、信號帶寬、信噪比和線(xiàn)性度等方面差異很大。這對所有的射頻(RF)前端構建模塊的設計有很重要的影響，必須進(jìn)行全面的權衡分析以選擇最佳的架構，并為單獨的電路模塊選擇合適設計規范。

　　RFIC設計挑戰

　　數字信號處理的復雜度正在穩步上升。數字模塊能夠部分補償由模擬前端模塊帶來(lái)的信號損害。為了充分驗證復雜的數字補償算法以及由相位噪聲、非線(xiàn)性和失配等模擬非理想特性所帶來(lái)的影響，數字和模擬模塊必須協(xié)同驗證。實(shí)現RF/基帶協(xié)同設計的瓶頸是在RF前端出現的頻率高達GHz的RF載波信號。為了在晶體管級對一個(gè)完整的通信鏈路的誤碼率(BER)和誤包率(PER)進(jìn)行仿真，必須將已調信號運行數千個(gè)周期，這種做法成本很高甚至無(wú)法實(shí)現。

　　除了對實(shí)際設計進(jìn)行設計規范確認的性能驗證外，另一個(gè)關(guān)鍵要求是對整個(gè)芯片的功能驗證。在數字控制電路(負責各種操作模式的使能，如上電、斷電、接收、發(fā)射和頻帶選擇等)和模擬前端之間的接口的實(shí)現錯誤是導致設計返工的重要原因。

　　IC設計工程師通常會(huì )恪守由系統設計師制定的預算要求。他們也許能證明更寬松的IC設計規范也能達到系統級設計要求，但是在缺乏理論驗證的情況下，花費大量時(shí)間用于優(yōu)化電路并不必要。由于需要不同的專(zhuān)業(yè)知識和工具，通?；鶐Ш湍M/RF這兩部分是分開(kāi)進(jìn)行設計、仿真和驗證。系統級設計的主要目標是找到一種合適的算法和架構，以便以最低的成本實(shí)現需要的功能和性能。

　　但是在實(shí)際物理實(shí)現階段，RFIC設計工程師仍然要面對很多嚴峻的挑戰。以無(wú)線(xiàn)收發(fā)器這種大型IC為例，較高的信號傳輸速率使電路對寄生效應(包括寄生電感和噪聲)非常敏感等。因此RFIC設計流程的實(shí)質(zhì)是管理、復制和控制版圖后仿真及其效果，并在整個(gè)設計過(guò)程中高效地使用這些信息。

　　RFIC設計還要求設計工程師具有RF領(lǐng)域專(zhuān)業(yè)的和獨特的分析技術(shù)，這些跨越頻域和時(shí)域的分析方法，其選擇決定于電路類(lèi)型、設計工程師技術(shù)水平、電路尺寸或設計風(fēng)格。為了方便選擇，就需要用仿真的方法提供一個(gè)無(wú)縫的集成環(huán)境。

　　在RFIC設計領(lǐng)域，集成化也是大勢所趨。過(guò)去，RFIC被看作一個(gè)相對獨立的設計領(lǐng)域，現在，很多RFIC包含了ADC、DAC和PLL功能，以及在數字設計環(huán)境中創(chuàng )建并集成到芯片中的數字合成器。另一方面，RF模塊也正在被添加進(jìn)大型SoC中以實(shí)現單芯片解決方案。采用系統級封裝(SiP)還可以集成其它功能，與RFIC和SoC設計方法一樣，采用SiP技術(shù)也會(huì )面臨相似的驗證問(wèn)題。

　　一個(gè)全面的設計解決方案必須能夠解決這些挑戰，包括：

　　1. 為系統級設計和IC實(shí)現提供全面的鏈接；

　　2. 在一個(gè)系統級環(huán)境下進(jìn)行IC驗證，以充分利用現有的無(wú)線(xiàn)單元庫、模型和測試基準(TEST bench)；

　　3. 支持在不同抽象級的全芯片混合級仿真；

　　4. 在經(jīng)過(guò)優(yōu)化的仿真時(shí)間內，在芯片級和模塊級進(jìn)行詳細的分析；

　　5. 可管理和仿真全部寄生效應；

　　6. 在適當的設計點(diǎn)，提供版圖自動(dòng)化功能；

　　7. 支持在整個(gè)設計過(guò)程中多個(gè)層次的無(wú)源器件建模(passive modeling)。

　　必須在單一設計環(huán)境中滿(mǎn)足以上所有要求，這不僅有助于RFIC設計工作，而且有助于與模擬/AMS和數字設計的集成。在多個(gè)抽象級(包括芯片級和模塊級)情況下，設計可以獨立于物理實(shí)現策略而被往復迭代以方便驗證/實(shí)現。