約束設置與邏輯綜合在SoC設計中的應用
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摘 要： 介紹了約束設置與邏輯綜合在SoC設計中的應用，并以一款SoC芯片ZSU32的設計為例，詳細討論了系統芯片的約束設置與邏輯綜合策略。
系統芯片SoC是目前超大規模集成電路設計的發(fā)展趨勢，其集成度高、功能復雜、時(shí)序要求嚴格。邏輯綜合是SoC設計不可缺少的一環(huán)，它是將抽象的以硬件描述語(yǔ)言所構造的模型轉化為具體的門(mén)級電路網(wǎng)表的過(guò)程。邏輯綜合的質(zhì)量直接影響芯片所能達到的性能，因而在綜合過(guò)程中必須根據設計要求在時(shí)序、面積和功耗方面設置正確的約束。
本文針對中山大學(xué)ASIC設計中心自主開(kāi)發(fā)的一款系統芯片ZSU32，以Synopsys公司的Design Compiler為綜合工具，探索了對SoC芯片進(jìn)行綜合的設計流程和方法，特別對綜合過(guò)程的時(shí)序約束進(jìn)行了詳細討論，提出了有效的綜合約束設置方案。
1 時(shí)序約束原理
同步電路是大多數集成電路系統的主流選擇。同步電路具有工作特性簡(jiǎn)單、步調明確、抗干擾能力強等特點(diǎn)。但是，因為所有的時(shí)序元件受控于一個(gè)特定的時(shí)鐘，所以數據的傳播必須滿(mǎn)足一定的約束以便能夠保持與時(shí)鐘信號步調一致。
圖1是一個(gè)典型的局部路徑，它需要滿(mǎn)足兩方面的條件：防止數據太遲到達目的寄存器導致數據不能正確保存；防止新的數據過(guò)早到達導致覆蓋了前一數據。
設置建立時(shí)間(setup time)約束可以滿(mǎn)足第一個(gè)條件：
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