一種基于鎖相環(huán)的時(shí)鐘系統設計

圖1：鎖相環(huán)在時(shí)鐘產(chǎn)生中應用。

鎖相環(huán)廣泛應用于時(shí)鐘系統設計中，其中包括相位同步以及時(shí)鐘倍頻等應用。通常，當芯片工作頻率高于一定頻率時(shí)，就需要消除由于芯片內時(shí)鐘驅動(dòng)所引起的片內時(shí)鐘與片外時(shí)鐘間的相位差，嵌入在芯片內部的PLL可以消除這種時(shí)鐘延時(shí)。此外，很多芯片控制鏈邏輯需要占空比為50%的時(shí)鐘，因此需要一個(gè)2倍于此的時(shí)鐘源，集成在芯片內部的PLL可以將外部時(shí)鐘合成為此時(shí)鐘源。

系統集成PLL可以從內部觸發(fā)，比從外部觸發(fā)更快且更準確，能有效地避免一些與信號完整性相關(guān)的問(wèn)題。系統集成PLL的另一個(gè)顯著(zhù)特點(diǎn)是通過(guò)調節位于鎖相環(huán)反饋回路中的時(shí)鐘樹(shù)緩沖區中的參數，鎖相環(huán)能夠產(chǎn)生相對于參考輸入時(shí)鐘頻率不同倍率的內核時(shí)鐘，這種調節能確保芯片和外部接口電路之間快速同步和有效的數據傳輸。

在高性能處理器時(shí)鐘系統設計中，通常需要鎖相環(huán)產(chǎn)生片上時(shí)鐘。本文以一種200MHz的時(shí)鐘系統設計為實(shí)例介紹一種基于鎖相環(huán)的時(shí)鐘系統設計，其中輸入參考頻率是25MHz，相位噪聲為-100dBc/Hz@100kHz,壓控振蕩器增益為380MHz/V,工作電壓為5V。仿真和測試結果表明該設計能滿(mǎn)足系統要求。

環(huán)路結構

以鎖相環(huán)為基礎的時(shí)鐘產(chǎn)生結構如圖1所示：外部25MHz的參考時(shí)鐘信號或總線(xiàn)時(shí)鐘(BusCLK)先進(jìn)入到一個(gè)接收緩沖器，在進(jìn)入鑒頻鑒相器(PFD)之前要經(jīng)過(guò)一個(gè)分頻器，分頻系數為M₁，得到圖1中φ_i，然后與從分頻器M₆來(lái)的內部反饋信號Ф_o在PFD中比較，得到誤差信號Ф_e，它將作為電荷泵以及濾波網(wǎng)絡(luò )的輸入，用以控制壓控振蕩器(VCO)。VSPACE=12 HSPACE=12 alt="一種基于鎖相環(huán)的時(shí)鐘系統設計 ">

VCO的輸出先經(jīng)過(guò)M₃分頻，再通過(guò)緩沖以后產(chǎn)生系統的主時(shí)鐘PClk。同時(shí)，主時(shí)鐘在進(jìn)入分頻器M₆之前先通過(guò)H樹(shù)形時(shí)鐘分布網(wǎng)絡(luò )，最后返回鑒相器，這樣就形成了整個(gè)反饋回路。從平衡的角度來(lái)看， PFD的兩個(gè)輸入必須在頻率和相位上保持一致，因此所得到的芯片內核時(shí)鐘和輸入的總線(xiàn)時(shí)鐘的比值f_pclk/f_bus必須與M₆/M₁相等。通過(guò)改變M₆以及M₁的值，可以得到輸入時(shí)鐘頻率的整數倍或者分數倍值。由于芯片要求時(shí)鐘不能出現漂移，所以輸出時(shí)鐘占空比以及系統的相位調整能力必須對環(huán)境以及工藝參數變化不敏感。VCO的輸出也可以切換到分頻器M₅上，得到的輸出可作為二級高速緩存(L2)的時(shí)鐘。同理，f_vco=M₃×f_pclk =M₅×f_L2CLK，二級緩存的輸出頻率也可以通過(guò)調整M₃以及M₁來(lái)得到理想的值。

環(huán)路構成分析

整個(gè)環(huán)路中包括鑒相器、濾波器、壓控振蕩器、分頻器、共模抑制和鎖定檢測等模塊，以下介紹主要模塊的結構：

1. 鑒相器

數字鑒頻鑒相器產(chǎn)生的輸出信號能夠表達頻率及相位相對超前或者滯后信息，然后送到電荷泵。復位信號到達以后，θ_i的每一個(gè)上升沿都觸發(fā)“UP”信號，直到θ_o的一個(gè)上升沿到達，這樣就結束UP的置位狀態(tài)轉入系統復位狀態(tài)。同樣，如果θ_o上升沿先于θ_i到達， “DOWN”被置位，直到θ_i的一個(gè)上升沿到達，繼而轉入復位狀態(tài)。除非兩個(gè)輸入相位以及頻率非常接近，即進(jìn)入所謂的“鑒相死區”，一般脈沖的寬度正比于兩個(gè)輸入之間的相差大小。鑒相器結構如圖2所示。

2. 壓控振蕩器

壓控振蕩器是鎖相環(huán)中關(guān)鍵部件，在實(shí)際應用中有很多種結構，圖3是一種常用的結構。其中D延遲單元是整個(gè)環(huán)路的關(guān)鍵部件，選擇單元M負責選擇不同的數據通道。

從圖3中可以看出，整個(gè)壓控振蕩器是建立在一個(gè)帶有內部延遲單元的環(huán)形振蕩器基礎上。與灌電流型以及電流調制型壓控振蕩器相比較，此類(lèi)差分環(huán)形振蕩器非常廣泛地用在芯片時(shí)鐘發(fā)生電路中，同時(shí)內嵌延時(shí)單元的壓控振蕩器有相對較低的VCO增益，所以非常適合于差分控制以及信號路徑上電路的實(shí)現。實(shí)驗表明，具有低增益內嵌延時(shí)單元的振蕩器的“抖動(dòng)”明顯比高增益環(huán)小很多，因為在低增益結構中噪聲很容易解耦。振蕩器內嵌延遲環(huán)節的工作頻率一般有一定限制，為確保環(huán)路單調性，一般上下限之比必須小于2:1，但也可以通過(guò)選擇適當的分頻器比例系數，或者在VCO的信號路徑上增加編程能力來(lái)有效提高其工作頻率范圍。