DS2433設計轉變?yōu)镈S24B33 4Kb 1-Wire EEPROM
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引言
DS24B33是DS2433的替代產(chǎn)品，采用更新的半導體技術(shù)?？偟膩?lái)說(shuō)，DS24B33與DS2433引腳兼容，可直接代替DS2433；兩個(gè)器件均具有1-Wire接口和4Kb EEPROM，EEPROM劃分為16頁(yè)，每頁(yè)32字節。然而，新一代半導體技術(shù)使得器件在性能、特性以及工作條件等方面出現一些不可避免的變化。性能、特性變化不一定會(huì )對使用DS24B33的現有設計造成不利影響。本文詳細討論了這些變化的影響，幫助設計者評估這些變化是否對現有設計造成障礙。本文分析了參數變化，并給出了修改現有設計的建議。
性能和特性變化
- 讀操作低電平持續時(shí)間
說(shuō)明：該參數規定了主控器件在一個(gè)讀時(shí)隙開(kāi)始時(shí)必須將1-Wire拉低的持續時(shí)間。該持續時(shí)間必須足夠長(cháng)，直到1-Wire從器件以邏輯0響應總線(xiàn)，將總線(xiàn)拉低。
摘自DS2433數據資料SYMBOL CONDITIONS MIN TYP MAX UNITS NOTES tLOWR Standard speed 1 15 μs 8 Overdrive speed 1 2 注8： 主控器件發(fā)出的低電平脈沖持續時(shí)間至少為1μs ，最大值應盡可能小，使上拉電阻能夠在1-Wire器件采樣之前(寫(xiě)1時(shí)間)或在主控器件采樣之前(讀1時(shí)間)接管總線(xiàn)。
摘自DS24B33數據資料SYMBOL CONDITIONS MIN TYP MAX UNITS NOTES tRL Standard speed 5 15-δ μs 2, 17 Overdrive speed 1 2-δ 注2： 系統要求。 注17： δ表示上拉電路將IO電壓從VIL上拉至總線(xiàn)主控制器輸入高電平門(mén)限所需要的時(shí)間。主控制器將總線(xiàn)拉低的實(shí)際最大持續時(shí)間為tRLMAX+ tF。
影響：標準速度下，為改進(jìn)網(wǎng)絡(luò )性能在1-Wire前端增加了低通濾波，這也增大了響應時(shí)間，但不影響最大指標限值。為保證數學(xué)計算正確，引入了“δ”代表上限，與實(shí)際應用的上升時(shí)間有關(guān)。注意，網(wǎng)絡(luò )性能的改進(jìn)也影響了“寫(xiě)1”時(shí)低電平持續時(shí)間(分別為tLOW1和tW1L)的最小值，DS24B33的最小值為5μs，DS2433為1μs。通常情況下，主控制器以“寫(xiě)1”時(shí)隙相同的方式產(chǎn)生讀數據時(shí)隙。因此，更新固件滿(mǎn)足DS24B33的tRL要求即為以正確方式更新“寫(xiě)1”時(shí)隙的定時(shí)。
措施：驗證1-Wire主控滿(mǎn)足DS24B33要求。如果不滿(mǎn)足下限，主控器件可能在從器件拉低總線(xiàn)之前停止拉低總線(xiàn)，從而在1-Wire信號線(xiàn)上產(chǎn)生尖峰脈沖。在多個(gè)從器件的網(wǎng)絡(luò )中，尖峰脈沖會(huì )導致其它從器件失去與主控器件的同步。如果是單點(diǎn)網(wǎng)絡(luò )，這種潛在的尖峰脈沖不太可能影響通信。 - 恢復時(shí)間
說(shuō)明：該參數規定1-Wire從器件恢復其寄生電源并準備好下一操作(時(shí)隙或復位/在線(xiàn)檢測過(guò)程)時(shí)隙之間的最小空閑時(shí)間(高電平時(shí)間)。持續時(shí)間必須足以補充前一操作消耗的能量，并為下一操作積累能量。由于復位/在線(xiàn)檢測過(guò)程大于一個(gè)時(shí)隙，寄生電源必須充滿(mǎn)電，以便器件產(chǎn)生滿(mǎn)足定時(shí)指標的應答脈沖?；謴蜁r(shí)間會(huì )影響有效的1-Wire數據速率，數據速率為1/tSLOT。注意，DS2433數據資料的時(shí)隙定義不包括恢復時(shí)間。
摘自DS2433數據資料
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