雷達回波模擬器中頻部分的實(shí)現

　　在各型雷達導引頭的研制開(kāi)發(fā)中，經(jīng)常需要多次試驗以檢驗雷達對目標回波信號的分析處理性能。然而一般外場(chǎng)試驗雖然是最真實(shí)的實(shí)戰模擬，但需要耗費大量的人力物力，試驗成本昂貴，不適于研制階段的性能考核，通常只作為導彈整體研制完成后的最終性能考核驗證。雷達回波模擬器正是為適應上述需求研制出現的，它不僅為設計者節省大量的研制費用，而且可以縮短研制周期，提高工作效率。

　　從實(shí)現方法上，雷達回波模擬器一般分為兩大類(lèi)：存儲回放式和自主產(chǎn)生式。兩種方式都有各自的優(yōu)缺點(diǎn)。存儲回放式對波形參數中如帶寬、脈寬等的變化不敏感，可自動(dòng)適應；但對于脈間頻率捷變情況下的測頻處理則很難快速高精度實(shí)現，且由于高速A／D的限制，模擬回波信號的信噪比很難做高。自主產(chǎn)生式則規避了存儲回放式的上述缺點(diǎn)，但對如帶寬、脈寬等波形的變化必須依靠產(chǎn)品提供信息，靈活性有所欠缺。

　　本文論述一種自主產(chǎn)生式的雷達回波模擬器中頻部分的設計實(shí)現方法，該模擬器可產(chǎn)生脈沖單頻、脈沖線(xiàn)性調頻、步進(jìn)頻、步進(jìn)頻+線(xiàn)性調頻等多種波形的雷達回波信號，并可產(chǎn)生雙目標和參數可控的帶限高斯白噪聲，可模擬主要的干擾類(lèi)型；輸出信號既可以直接用于信號處理機的中頻注入式測試，也可上變頻后用于雷達系統的射頻條件下的各種測試驗證。以下對該中頻雷達回波模擬器的實(shí)現方法予以詳細闡述。

　　1 回波信號理論分析

　　按照設計要求，該模擬器需要模擬脈沖單頻、脈沖線(xiàn)性調頻、步進(jìn)頻、步進(jìn)頻+線(xiàn)性調頻共四種波形的信號。其中，步進(jìn)頻又包括順序步進(jìn)頻和隨機步進(jìn)頻兩種類(lèi)型。這些波形的雷達回波信號，均可以統一表示為式（1）的形式：

　　式中：c為光速；N為相參幀的脈沖總個(gè)數；i表示相參幀內的第幾個(gè)脈沖；To為脈沖寬度；Tr為脈沖周期；fc為相參幀內首脈沖的載頻；△f為脈沖間最小步進(jìn)頻差；bi△f為第i個(gè)脈沖在初始載頻基礎上的頻率變化（僅適用于脈間頻率捷變波形，非脈間捷變波形則bi=0）；k為線(xiàn)性調頻波形時(shí)的脈內調頻變化率（非脈內線(xiàn)性調頻則k=0）；Ro為目標當前距離；v為目標當前速度。

　　由以上分析可知，無(wú)論上述何種波形，均可根據式（1）計算脈沖的延時(shí)、每個(gè)脈沖的脈內初相、以及每個(gè)脈沖的載頻等參數，并對這些參數在與產(chǎn)品同步的基礎上予以實(shí)時(shí)控制來(lái)進(jìn)行模擬實(shí)現。根據發(fā)射波形，還要決定是否添加脈內頻率線(xiàn)性調制。

　　2 回波模擬器系統設計

根據系統需求和前述雷達回波信號理論分析，該中頻雷達回波模擬器（以下簡(jiǎn)稱(chēng)模擬器）采用了如圖1所示的系統實(shí)現方案。

　　該模擬器通過(guò)單片機（AVR8515）與上位機進(jìn)行異步串行通信，單片機完成通信協(xié)議的解包、打包等過(guò)程，接收上位機中用戶(hù)設定的目標和干擾參數，發(fā)送模擬器的實(shí)時(shí)模擬狀態(tài)信息給上位機。系統以DSP（ADSP-21060）作為脈沖參數的實(shí)時(shí)計算單元，單片機與DSP問(wèn)通過(guò)雙口RAM進(jìn)行信息交換。DSP得到兩個(gè)目標的模擬參數后，根據參數變化的時(shí)間節拍，計算一個(gè)相參幀兩目標的各脈沖的初相、載頻、脈沖延時(shí)等參數，并寫(xiě)給雙口RAM。系統以FPGA（XC2V3000）作為信號處理與控制單元，FPGA讀取后，在產(chǎn)品提供的處理幀同步信號和同步調制脈沖控制下，結合產(chǎn)品串口傳過(guò)來(lái)的波形類(lèi)型的信息（如：脈內單頻還是線(xiàn)性調頻），形成兩個(gè)目標的延時(shí)脈沖，并控制兩個(gè)目標各自的DDS（AD9858）信號產(chǎn)生單元，產(chǎn)生出兩個(gè)目標信號。帶限的高斯白噪聲的數字正交基帶也由FPGA產(chǎn)生，并同步AD9957的數字正交上變頻功能將基帶調制到所需的中心頻上。目標1、目標2和噪聲信號的合成由模擬電路實(shí)現，并實(shí)現一定的功率控制，最后輸出所需的中頻雷達回波信號。模擬器系統各單元時(shí)鐘的相參性至關(guān)重要，由專(zhuān)用時(shí)鐘管理芯片（AD9510）產(chǎn)生FPGA，AD9858，AD9957的工作時(shí)鐘。

　　3 關(guān)鍵模塊設計

　　3.1 數字延時(shí)模塊

　　對于脈沖的數字延遲的實(shí)現，方法1是將DSP計算得到的延時(shí)時(shí)鐘個(gè)數值D，轉換為N位的二進(jìn)制碼，利用二進(jìn)制碼進(jìn)行控制?？刹捎萌鐖D2基于寄存器的方法實(shí)現，這種方法優(yōu)點(diǎn)是沒(méi)有固定延遲，最小可實(shí)現零延遲。但當N增大時(shí)，此法耗費的FPGA觸發(fā)器資源呈幾何級數增加，因此，不適用于需要實(shí)現很大延時(shí)的場(chǎng)合。

　　方法2是采用如圖3所示的存儲轉發(fā)的方式，具體是：將輸入的待延時(shí)脈沖，用延時(shí)時(shí)鐘采樣后，以左端口地址A在每個(gè)延時(shí)時(shí)鐘周期遞增加1寫(xiě)入單bit的雙口RAM中，右端口以地址B在每個(gè)延時(shí)時(shí)鐘周期遞增加1進(jìn)行按序讀取，左右端口操作到（2N+1-1）的上限地址后自動(dòng)返回0地址繼續各自遞增操作。地址A和地址B滿(mǎn)足：B=A—D。D為需要的延時(shí)時(shí)鐘個(gè)數值。當AD時(shí)，取負數的補碼作為地址B。

方法2避免了大延時(shí)情況下觸發(fā)器資源過(guò)度耗費，但存在固定延時(shí)，另當延時(shí)時(shí)鐘頻率很高時(shí)，雙口RAM的讀寫(xiě)速度難以滿(mǎn)足要求。因此，本系統在實(shí)踐中對方法2進(jìn)行了改進(jìn)設計，如圖4所示。

　　本設計將待延時(shí)的脈沖經(jīng)延時(shí)時(shí)鐘采樣后，經(jīng)串并轉換形成16 b的數據，每16個(gè)延時(shí)時(shí)鐘完成一次串／并轉換，并輸出一個(gè)16 b寬度的雙口RAM的左端口寫(xiě)時(shí)鐘，地址A仍按序累加。將地址A末位補上四個(gè)“1”構成寬地址x；x—D=Y（補碼形式）；式中：D為DSP計算的延時(shí)時(shí)鐘個(gè)數值。將Y（二進(jìn)制）的低四位提取出來(lái)作為碼值C；其余高位構成圖中雙端口RAM的右端口讀地址。其讀時(shí)鐘由圖右的并／串轉換單元每16個(gè)延時(shí)時(shí)鐘周期輸出一個(gè)脈沖；并／串轉換單元將讀出的16位數據轉換恢復為脈沖，經(jīng)過(guò)如圖1寄存器方式實(shí)現的4位寄存器延時(shí)環(huán)節（控制碼為碼值C）延時(shí)后，輸出延時(shí)后的脈沖。

　　該方法將雙口的讀寫(xiě)時(shí)鐘降速到延時(shí)時(shí)鐘的16分頻，大大降低了雙口RAM的速度壓力，更易于實(shí)現。另16 b的雙口RAM也可借助片外雙口RAM實(shí)現，降低對FPGA存儲資源的依賴(lài)。該方法的缺點(diǎn)是有更大的固定延遲，雖在延時(shí)大時(shí)可預先由DSP修正控制值，但對要求延時(shí)小于其固定延時(shí)的情況則無(wú)法適用。本系統綜合采用兩種方法解決，即：DSP輸出碼值的最高位決定延時(shí)方法的切換，當需求的延時(shí)大于固定延時(shí)時(shí)則采用圖4的方法；而需求的延時(shí)小于固定延時(shí)時(shí)采用圖2的寄存器法。