英特爾將在 2025 VLSI 研討會(huì )上詳解 18A 制程技術(shù)優(yōu)勢

4 月 21 日消息，2025 年超大規模集成電路研討會(huì )（VLSI Symposium）定于 2025 年 6 月 8 日至 12 日在日本京都舉行，這是半導體領(lǐng)域的頂級國際會(huì )議。

VLSI 官方今日發(fā)布預覽文檔，簡(jiǎn)要介紹了一系列將于 VLSI 研討會(huì )上公布的論文，例如 Intel 18A 工藝技術(shù)細節。

相較于 Intel 3 制程，Intel 18A 節點(diǎn)在性能、能耗及面積（PPA）指標上均實(shí)現顯著(zhù)提升，將為消費級客戶(hù)端產(chǎn)品與數據中心產(chǎn)品帶來(lái)實(shí)質(zhì)性提升。

英特爾聲稱(chēng)，在相同電壓（1.1V）和復雜度條件下，Intel 18A 制程可為標準 Arm 核心子模塊帶來(lái) 25% 的性能提升；當保持相同頻率和 1.1V 電壓時(shí)，功耗較 Intel 3 降低 36%。

在低壓狀態(tài)（0.75V）下，Intel 18A 制程可實(shí)現 18% 的性能提升并同時(shí)降低 38% 的功耗。同時(shí)，該工藝相較 Intel 3 實(shí)現了 0.72 的面積微縮。

作為英特爾首個(gè)采用全環(huán)繞柵極（GAA）RibbonFET 晶體管與 PowerVia 背面供電網(wǎng)絡(luò )（BSPDN）的制造工藝，這兩項核心技術(shù)成為 PPA 優(yōu)勢的核心支撐。

在采用標準單元布局進(jìn)行對比時(shí)，18A 工藝的高性能（HP）庫單元高度從 240CH 降至 180CH，高密度（HD）庫從 210CH 縮減至 160CH，垂直尺寸平均縮減約 25%，這意味著(zhù)晶體管密度與面積效率的顯著(zhù)提升。

PowerVia 技術(shù)通過(guò)將供電線(xiàn)路轉移至芯片背面，釋放了正面信號布線(xiàn)空間，配合優(yōu)化的柵極、源漏極及接觸結構，提升了單元集成密度與均質(zhì)性。這些技術(shù)改進(jìn)使得 18A 制程在單位面積性能與能效表現上取得突破，為先進(jìn)芯片設計提供支持。

量產(chǎn)方面，英特爾計劃今年晚些時(shí)間啟動(dòng) Panther Lake 處理器的量產(chǎn)，而數據中心芯片 Clearwater Forest 預計 2026 年初量產(chǎn)；首款基于 18A 工藝的第三方芯片設計預計 2025 年中期完成流片驗證。

蘋(píng)果、英偉達、英特爾、Alphawave Semi 工程師共同署名了這篇關(guān)于 18A 制程 PAM-4 的研究論文。嚴格來(lái)說(shuō)，這并不能證明兩家公司將引入 18A 工藝，但至少顯示出技術(shù)驗證的意向。

英特爾高級副總裁、英特爾代工部門(mén)負責人 Kevin O'Buckley 在本月初舉行的英特爾 Vision 2025 活動(dòng)上宣布，根據已向客戶(hù)交付的硬件，英特爾代工目前最為先進(jìn)的 Intel 18A 邏輯制程已進(jìn)入風(fēng)險試產(chǎn)（IT之家注：Risk Production）階段。

這意味著(zhù) Intel 18A 已經(jīng)技術(shù)凍結，客戶(hù)在驗證中對該制程的表現感到滿(mǎn)意。英特爾的下一步是實(shí)現 Intel 18A 的產(chǎn)能爬坡，確保在這一節點(diǎn)上同時(shí)滿(mǎn)足對技術(shù)和規?；男枨?，并在今年下半年實(shí)現最終量產(chǎn)。