EDA能否突破大型AI芯片的復雜性？

為了在A(yíng)I時(shí)代保持競爭力，半導體公司甚至許多系統公司正在推出一種新型的超大型系統級芯片（SoC），使用先進(jìn)的工藝節點(diǎn)將數百億個(gè)晶體管封裝在逼近現代芯片掩膜版極限的硅片上。這些芯片包含超過(guò)十億個(gè)標準單元，越來(lái)越多的第三方IP，以及數千個(gè)時(shí)鐘來(lái)保持一切的協(xié)調。這些因素在縮短上市時(shí)間的同時(shí)，使得設計復雜性激增。

隨著(zhù)晶體管縮放速度的放緩，將異構芯片或芯粒綁定在2.5D和3D配置中也成為了常態(tài)，從而在封裝中壓縮更多的硅片面積。

Ausdia公司CEO Sam Appleton表示，這種復雜性對芯片內的時(shí)序產(chǎn)生了挑戰。所有在這些巨型硅片上傳輸的信號都必須在正確的時(shí)間到達，以確保設備的平穩可靠運行?！斑@些芯片（甚至內部的芯粒）正在逼近掩膜版的極限，也就是說(shuō)它們的物理尺寸已經(jīng)達到了晶圓廠(chǎng)的制造極限。所以，我們都面臨的挑戰之一就是如何在時(shí)序方面驗證這些巨型芯片，確保沒(méi)有任何遺漏，”他在接受《電子設計》采訪(fǎng)時(shí)說(shuō)道。

大多數電子設計自動(dòng)化（EDA）軟件的主要廠(chǎng)商都在開(kāi)發(fā)更先進(jìn)的工具來(lái)實(shí)現時(shí)序收斂，這關(guān)乎確定芯片的時(shí)鐘頻率，并滿(mǎn)足設計的時(shí)序約束。

然而，即使使用最新的EDA軟件，捕捉最新、最大AI芯片的復雜性也并非易事。Appleton表示，Ausdia正在努力幫助公司理清這一切。該公司的軟件工具可以將SoC的構建模塊轉換為更緊湊的抽象模型，同時(shí)保留所有時(shí)序約束，以便其他EDA工具可以在整個(gè)芯片內同時(shí)評估時(shí)序。

Ausdia正試圖通過(guò)其HyperBlock技術(shù)進(jìn)一步應對這些巨型芯片帶來(lái)的挑戰，該技術(shù)在最近于舊金山舉行的設計自動(dòng)化會(huì )議（DAC）上首次亮相。

時(shí)序在高性能AI芯片中的重要性

Appleton表示，芯片的日益復雜化使得時(shí)序收斂變得更加具有挑戰性。

在最新的SoC中，晶體管被排列成數千萬(wàn)到數十億個(gè)邏輯門(mén)，并被捆綁成多達十億個(gè)子塊或“標準單元”。這些單元必須一起放置并路由到設備的平面圖中，以創(chuàng )建CPU核心、AI引擎或其他IP構建模塊。確保所有通過(guò)芯片傳輸的信號保持準時(shí)至關(guān)重要，因為任何信號的過(guò)早或過(guò)晚到達都可能中斷設備的平穩運行。

Appleton指出：“如果你打開(kāi)其中一個(gè)小塊，它可能包含數百萬(wàn)個(gè)單元，這些單元是放置和路由的實(shí)例。你將這個(gè)較小的塊放在一個(gè)更大的塊內，這個(gè)塊可能包含一億個(gè)實(shí)例，然后你將這些更大的塊組裝到最終的芯片中。所以，如果你展開(kāi)芯片，你將擁有大約十億個(gè)小塊，可以放置、移動(dòng)、路由并相互連接?！?/p>

許多大型AI SoC基于更先進(jìn)的工藝節點(diǎn)，使它們的晶體管具有更少的漏電流和更快的時(shí)鐘速度。但時(shí)序延遲主要由互連線(xiàn)和金屬線(xiàn)電阻主導。這會(huì )帶來(lái)設計中IP放置的挑戰，以防止更長(cháng)的互連延遲并減少路由擁塞。例如，如果你決定增加一對IP塊之間的距離，可能需要在它們之間增加管線(xiàn)以確保它們保持準時(shí)。

時(shí)序問(wèn)題可能會(huì )削弱芯片的性能，并增加從過(guò)熱到故障的風(fēng)險。然而，解決這些問(wèn)題可能需要對設備的功效和面積做出妥協(xié)。

Appleton表示：“我們曾遇到過(guò)這種情況，芯片從晶圓廠(chǎng)出來(lái)后，有一部分拒絕工作，或者它只能在一個(gè)人用冷卻劑噴霧器對準芯片的情況下工作，而另一個(gè)人開(kāi)始祈禱?！彼a充說(shuō)，在這些情況下，公司被迫找到問(wèn)題所在，修復它，然后重新訂購芯片，這本身可能會(huì )花費數千萬(wàn)美元，還要加上數月的延遲。

芯片內部的時(shí)序可能受到從電壓（IR）下降、溫度甚至晶體管制造過(guò)程中微小差異等因素的影響，這些因素在先進(jìn)工藝節點(diǎn)上變得更加普遍。

為了提前識別和修復時(shí)序問(wèn)題，大多數半導體公司采用了專(zhuān)為靜態(tài)時(shí)序分析（STA）設計的EDA工具，如Cadence Tempus和Synopsys Primetime。

Appleton表示，隨著(zhù)半導體行業(yè)進(jìn)入3D IC時(shí)代，時(shí)序收斂變得更加復雜?！霸?D芯片中，時(shí)序問(wèn)題被放大了。我們正在與那些將四個(gè)達到掩膜版極限的獨立芯片放置在硅中介層上的客戶(hù)合作。然后，他們必須問(wèn)自己，‘我們是否能夠讓時(shí)序正確——不僅僅是對于每一個(gè)達到掩膜版極限的芯粒，還包括封裝中的所有芯粒？’因此，問(wèn)題的范圍更大了?！?/p>

HyperBlock：捕捉大型AI芯片的時(shí)序復雜性

正如Ausdia指出的那樣，運行這些龐大的硅片需要大量的計算能力，因此也需要時(shí)間來(lái)確保它們按預期工作，并且在時(shí)序方面沒(méi)有任何問(wèn)題。

許多半導體行業(yè)的領(lǐng)先公司——以及試圖模仿它們的系統公司——擁有巨大的數據中心，用于在將藍圖提供給晶圓廠(chǎng)之前設計、模擬和驗證其芯片設計。但即使是最新的時(shí)序收斂EDA工具在加載最大AI芯片時(shí)也遇到了困難。Appleton指出，半導體工程師已經(jīng)找到了繞過(guò)這一問(wèn)題的方法，包括將芯片設計切割成更小的部分，然后驗證它們。但他們傾向于將這些技巧保密，因為這被視為商業(yè)機密。

Appleton表示：“大多數半導體公司不愿意討論他們的做法，因為他們認為這是一種商業(yè)秘密，我們也不希望任何人知道我們是如何做的，因為這是一個(gè)競爭優(yōu)勢?！彼a充道：“這是簽核過(guò)程中的一個(gè)灰色地帶?！?/p>

與采用分而治之的方法不同，Ausdia的Timevision技術(shù)將芯片的設計轉化為緊湊的代碼塊，捕捉其所有的復雜性。通過(guò)將其輸入其他EDA工具，你可以運行整個(gè)芯片以檢查時(shí)序問(wèn)題?！拔覀円恢笔球炞C非常大型芯片設計的行業(yè)領(lǐng)導者之一，我們定期處理超過(guò)十億個(gè)標準單元的設計，”Appleton說(shuō)?！暗词故俏覀円裁媾R容量問(wèn)題?！?/p>

Ausdia正試圖通過(guò)其HyperBlock技術(shù)解決這個(gè)問(wèn)題，該技術(shù)為半導體公司甚至許多系統公司設計的最大、最先進(jìn)的AI芯片創(chuàng )建智能抽象。該公司表示，它將驗證這些芯片是否符合時(shí)序約束所需的內存減少了多達10倍，同時(shí)性能提高了多達20倍。Appleton指出，“我們希望能夠加載這些巨型設計，但我們也希望以經(jīng)濟的方式進(jìn)行?！?/p>

Ausdia表示，HyperBlock可以在設計過(guò)程的不同階段使用，甚至可以在將芯片的功能安排成邏輯門(mén)（綜合）之前以及在將所有組件放置和路由在一起之前使用。該公司聲稱(chēng)，這使得客戶(hù)能夠“左移”并在早期階段開(kāi)始解決時(shí)序問(wèn)題。HyperBlock本身可以加載到SoC的頂層——即IC的核心構建模塊被組裝和連接的地方——所有的復雜性和時(shí)序約束都被保存在HyperBlock中。

隨著(zhù)芯片設計師接受越來(lái)越大的設計尺寸，“這些公司希望避免任何可能的風(fēng)險，因為這些項目實(shí)在是太昂貴了，”Appleton說(shuō)。