臺積電、英特爾、三星，背面供電技術(shù)大比拼

隨著(zhù)摩爾定律的演進(jìn)，晶體管越來(lái)越小，密度越來(lái)越高，堆疊層數也越來(lái)越多，可能需要穿過(guò) 10~20 層堆疊才能為下方晶體管提供電源和數據信號，這導致互連線(xiàn)和電源線(xiàn)共存的線(xiàn)路層變成了一個(gè)越來(lái)越混亂的網(wǎng)絡(luò )。同時(shí)，電子在向下傳輸的過(guò)程中，會(huì )出現 IR 壓降現象，導致電力損失產(chǎn)生。

除了電力損失，供電線(xiàn)路占用空間也是問(wèn)題。芯片電源線(xiàn)路布線(xiàn)復雜的后段制程，往往占至少 20% 資源，如何解決信號網(wǎng)絡(luò )跟供電網(wǎng)絡(luò )資源排擠問(wèn)題，使元件微縮，變成芯片設計者主要挑戰，這就造成半導體業(yè)界開(kāi)始把供電網(wǎng)絡(luò )轉移到芯片背面的原因。

臺積電超級電軌 2025 年 A16 制程上亮相，技術(shù)復雜提高芯片效率

晶圓代工龍頭臺積電日前在北美技術(shù)論壇發(fā)表 A16 節點(diǎn)制程，除了容納更多晶體管，提升運算效能，更降低能耗。更令人關(guān)切的，在 A16 芯片導入結合超級電軌（Super PowerRail) 架構與納米片晶體管，帶動(dòng)運算速度更快、更有效率的數據中心處理器發(fā)展。尤其，臺積電 A16 采不同芯片布線(xiàn)。向晶體管輸送電力的電線(xiàn)將位于晶體管下方而不是上方，稱(chēng)為背面供電，有利于生產(chǎn)更有效率的芯片。

事實(shí)上，最佳化處理器的方法之一是緩解 IR 壓降，這現象會(huì )降低芯片晶體管接收的電壓，降低性能。A16 電線(xiàn)不太容易出現電壓下降、不僅簡(jiǎn)化電力分配，還允許芯片電路更緊密封裝，目標是處理器放入更多晶體管以提高運算能力。而且，晶體管由四個(gè)主要元件組成，源極、汲極、通道和閘極。源極是電流流入晶體管的入口點(diǎn)，汲極是出口，通道和閘極依序負責協(xié)調電子的運動(dòng)。

臺積電在 A16 制程技術(shù)上將電力傳輸線(xiàn)直接連接源極和汲極。對此，臺積電表示，決定更復雜設計是因有助于提高芯片效能。在此情況下，使用超級電軌的 A16 將較 N2P 相同 Vdd（工作電壓） 下，運算速度增加 8%~10%，或相同運算速度下，功耗降低 15%~20%，芯片密度提升高達 1.10 倍，支援數據中心產(chǎn)品。

英特爾 PowerVia 將在 2024 年于 Intel 20A 上生產(chǎn)就緒

與臺積電超級電軌相同的，英特爾也推出背面供電解決方案 PowerVia。據介紹，電源線(xiàn)原本可能占據芯片上面 20% 的空間，但 PowerVia 背面供電技術(shù)節省了這一空間，也意味著(zhù)互連層可以變得更寬松一些。

對此，先前英特爾團隊還特地制作 Blue Sky Creek 測試芯片證明，背面供電技術(shù)電源線(xiàn)和互連線(xiàn)可分離并線(xiàn)徑更大，以改善供電和信號傳輸。測試結果顯示，芯片大部分區域的標準單元利用率都超過(guò) 90%，平臺電壓降低 30%，并達成 6% 頻率提升，同時(shí)單元密度也大幅增加，并有望降低成本。PowerVia 測試芯片也展示良好的散熱特性，符合邏輯微縮預期將實(shí)現的更高功率密度。

另外，PowerVia 也計劃導入到英特爾代工服務(wù)（IFS）當中，使客戶(hù)所設計的芯片能更快地達到產(chǎn)品能效和性能的提升。根據英特爾 PowerVia 背面供電技術(shù)的官方介紹，英特爾將在 Intel 20A 制程技術(shù)上采用 PowerVia 背面供電技術(shù)及 RibbonFET 全環(huán)繞柵極晶體管的架構，預計 2024 上半年生產(chǎn)準備就緒，用于未來(lái)量產(chǎn)客戶(hù)端 ARL 平臺，正在晶圓廠(chǎng)啟動(dòng)步進(jìn)（First Stepping）。

三星計劃 2027 年開(kāi)始在 SF1.4 制程上應用

至于，臺積電另一競爭對手三星除了率先轉型 GAA 晶體管技術(shù)之外，其背面供電技術(shù)（BSPDN）也是三星追逐先進(jìn)制程的殺手锏。根據先前韓國媒體報道，三星代工部門(mén)技術(shù)長(cháng) Jung Ki-tae Jung 曾宣布，2027 年將背面供電技術(shù)用于 1.4 納米制程。

報道指出，與傳統前端供電網(wǎng)絡(luò )相比，三星的背面供電網(wǎng)絡(luò )成功將耗用晶圓面積減少 14.8%，芯片擁有更多空間，可增加更多晶體管，提高整體性能，布線(xiàn)長(cháng)度減少 9.2%，有助于降低電阻使更多電流通過(guò)，降低功耗，改善功率傳輸狀況。三星電子相關(guān)人士表示，采用背面供電技術(shù)的半導體的量產(chǎn)時(shí)間，可能會(huì )根據客戶(hù)的時(shí)程安排而有所不同。三星正在調查背面供電技術(shù)應用的客戶(hù)需求。