D型觸發(fā)器的電路和操作

D型觸發(fā)器是基本的數字存儲器元件。在這里，我們檢查它們的輸入輸出行為和內部電路。

邏輯門(mén)是所有數字技術(shù)的組成部分。然而，只有組合邏輯電路是不可能實(shí)現現代世界龐大的計算功能的。在完全由組合邏輯組成的電路中，輸出僅取決于輸入的當前狀態(tài)。所有信號通過(guò)互連的邏輯門(mén)直接從輸入移動(dòng)到輸出。

為了實(shí)現我們與當今數字技術(shù)相關(guān)的先進(jìn)計算和信號處理，我們需要組合邏輯和數字存儲器。換句話(huà)說(shuō)，我們需要時(shí)序邏輯。雖然組合邏輯允許我們構建有用的設備，如加法器、多路復用器和編碼器，但正是時(shí)序邏輯讓我們進(jìn)入微處理器領(lǐng)域。

在時(shí)序邏輯電路中，輸出取決于輸入信號的序列——包括當前狀態(tài)和歷史。這允許創(chuàng )建具有存儲器的數字設備，例如鎖存器和觸發(fā)器。然而，盡管這兩種電路類(lèi)型都起到數字存儲設備的作用，但它們之間有一個(gè)重要的區別：

鎖存器是電平觸發(fā)的，這意味著(zhù)當“使能”輸入處于活動(dòng)狀態(tài)時(shí)（例如，在時(shí)鐘信號的邏輯高脈沖期間），它會(huì )對輸入信號做出響應。

觸發(fā)器是邊緣觸發(fā)的，這意味著(zhù)當“使能”輸入改變狀態(tài)時(shí)，它對輸入信號做出響應——例如，在時(shí)鐘信號的上升沿。

在實(shí)際應用中，通常更希望有一個(gè)只在特定事件發(fā)生時(shí)對輸入狀態(tài)敏感的存儲設備。因此，觸發(fā)器的應用要廣泛得多。

在我看來(lái)，D型觸發(fā)器是最重要的觸發(fā)器——我甚至稱(chēng)之為最重要的數字存儲器子電路。在這篇文章中，我們將了解它的電學(xué)行為和內部結構。

什么是D型觸發(fā)器？

D型觸發(fā)器以其單個(gè)數據輸入而命名，它正是做存儲器單元需要做的事情——它在控制信號的有效轉換時(shí)刻將輸入邏輯電平存儲為輸出電壓，而在所有其他時(shí)間只保留輸出電壓。

圖1顯示了一個(gè)基本的D型觸發(fā)器。如您所見(jiàn)，它有四個(gè)終端：

數據輸入（D）。

時(shí)鐘或控制輸入（C）。

一個(gè)輸出（Q）。

輸出的反相版本（Q?）。

基本D型觸發(fā)器的電路符號。

圖1?；綝型觸發(fā)器的電路符號。端子是數據輸入端（D）、時(shí)鐘或控制輸入端（C）、輸出端（Q）和輸出端的反相版本（Q?）。圖片由Tony R.Kuphaldt提供

表1描述了響應時(shí)鐘信號的上升沿的D型觸發(fā)器的操作。

表1。D型觸發(fā)器的真值表。

下降沿行中的X表示D的邏輯電平無(wú)關(guān)。Q僅受上升沿處的輸入狀態(tài)的影響。在時(shí)鐘信號的上升沿，對數據輸入進(jìn)行采樣并將其傳遞到Q輸出。通過(guò)查看圖2中的時(shí)序圖，我們可以在時(shí)域中看到這一點(diǎn)。

D型觸發(fā)器的時(shí)序圖。

圖2:D型觸發(fā)器的時(shí)序圖。圖片（經(jīng)修改）由Tony R.Kuphaldt提供

由同一時(shí)鐘信號的上升沿或下降沿控制的八個(gè)D型觸發(fā)器可以用作一字節（8位）寄存器。當與解碼電路相結合時(shí)，一個(gè)字節寄存器的集合起到存儲器組的作用。

為了理解D型觸發(fā)器的內部邏輯門(mén)結構，讓我們檢查以下功能塊：

S-R鎖存器。

D鎖存器。

脈沖檢測器。

S-R鎖存器

置位-復位（S-R）鎖存器是時(shí)序邏輯的基礎子電路。這種通過(guò)反饋實(shí)現存儲器的鎖存器可以由NOR門(mén)或NAND門(mén)構建。圖3顯示了實(shí)現為兩個(gè)交叉耦合NOR門(mén)的S-R鎖存器。

使用兩個(gè)NOR門(mén)實(shí)現的S-R鎖存器。

圖3。S-R鎖存器實(shí)現為兩個(gè)交叉耦合的NOR門(mén)。圖片由Tony R.Kuphaldt提供

將輸出信號反饋到輸入端子允許S-R鎖存器保持先前的輸出狀態(tài)。下面的真值表指定了鎖存器的輸入輸出行為。

表2。S-R鎖存真值表。

要理解這種行為，請考慮以下事件序列：

首先，假設s為高，R為低。因此Q將是高的。

現在將S驅動(dòng)至邏輯低。兩個(gè)輸入現在都是低電平，而Q仍然是高電平——它被“鎖存”，這意味著(zhù)它保留了以前的狀態(tài)。

現在將R驅動(dòng)至邏輯高電平。在R邏輯為高且S邏輯為低的情況下，Q將為低。

現在將R驅動(dòng)至邏輯低。再一次，兩個(gè)輸入都是低的，但這次Q是低的。

相同的輸入組合在步驟4中產(chǎn)生與在步驟2中不同的輸出狀態(tài)。這是因為電路同時(shí)受到當前輸入狀態(tài)和先前輸出狀態(tài)的影響。

為了使S-R鎖存器更有用，我們需要額外的電路，使我們能夠確定鎖存器何時(shí)會(huì )或不會(huì )對其輸入狀態(tài)做出響應。圖4顯示了一個(gè)“門(mén)控”S-R鎖存器，即具有啟用/禁用信號的S-R鎖閂器?？刂菩盘枠擞洖镋，表示“啟用”

門(mén)控S-R鎖存器。

圖4。門(mén)控S-R鎖存器。圖片由Tony R.Kuphaldt提供

有了這個(gè)附加，我們現在有了一個(gè)電平觸發(fā)的鎖存器——當E為低時(shí)，鎖存器的作用就好像S和R為低一樣。換言之，E上的邏輯低將鎖存器置于其保持先前輸出模式，而與S和R輸入的真實(shí)狀態(tài)無(wú)關(guān)。

D鎖存器

從技術(shù)上講，我們不需要同時(shí)使用設置和重置輸入來(lái)存儲單個(gè)內存。簡(jiǎn)單地存儲一個(gè)輸入信號的邏輯電平的存儲器單元具有更直觀(guān)的意義。這就是為什么我們有D鎖存器（圖5）。

一個(gè)D鎖存器。

圖5。一個(gè)D鎖存器。圖片由Tony R.Kuphaldt提供

如圖所示，D鎖存器簡(jiǎn)單地是門(mén)控S-R鎖存器，其中S輸入被重命名為D，并且R輸入總是D的倒數。這種布置使得S＝R＝1（無(wú)效）狀態(tài)和S＝R=0（鎖存器）狀態(tài)不可能。如表3所示，Q跟隨D，并且鎖存模式僅通過(guò)E信號實(shí)現。

表3。D鎖存器的真值表。

脈沖檢測器

為了將電平觸發(fā)的D鎖存器轉換為邊緣觸發(fā)的D型觸發(fā)器，我們需要一個(gè)脈沖檢測器——一種將寬脈沖轉換為與脈沖的上升沿或下降沿對齊的非常窄的脈沖的電路。圖6中的圖表描述了一種實(shí)現脈沖檢測器的方法。這里，多個(gè)串聯(lián)的反相器會(huì )產(chǎn)生短延遲。AND門(mén)使用主輸入和延遲輸入來(lái)創(chuàng )建窄脈沖。

使用串聯(lián)的多個(gè)逆變器構建的脈沖檢測器。

圖6。使用串聯(lián)的多個(gè)逆變器構建的脈沖檢測器。圖片由Tony R.Kuphaldt提供

如果我們在將D鎖存器的E信號饋送到AND門(mén)之前將其通過(guò)脈沖檢測器，那么我們將有一個(gè)D型觸發(fā)器，它的作用就好像它只在E信號的上升沿或下降沿時(shí)刻對輸入做出響應一樣。實(shí)際上，觸發(fā)器仍然是電平觸發(fā)的，但現在感興趣的電平是脈沖檢測器輸出的激活狀態(tài)。這種活躍狀態(tài)總是非常短暫的。

總結

D型觸發(fā)器是最先進(jìn)的數字技術(shù)的重要組成部分。在我們結束之前，我應該指出，上面描述的結構并不是創(chuàng )建一個(gè)結構的唯一方法。例如，上升沿觸發(fā)的D型觸發(fā)器可以由連接在一起的三個(gè)S-R鎖存器制成。無(wú)論哪種方式，電路在設計和操作上都保持相當簡(jiǎn)單。