Achronix幫助用戶(hù)基于Speedcore eFPGA IP來(lái)構建Chiplet

高性能FPGA芯片和嵌入式FPGA IP（eFPGA IP）領(lǐng)域內的先鋒企業(yè)Achronix半導體公司日前宣布：為幫助用戶(hù)利用先進(jìn)的Speedcore eFPGA IP來(lái)構建先進(jìn)的chiplet解決方案，公司開(kāi)通專(zhuān)用網(wǎng)頁(yè)介紹相關(guān)技術(shù)，以幫助用戶(hù)快速構建新一代高靈活性、高性?xún)r(jià)比的chiplet產(chǎn)品， chiplet設計和開(kāi)發(fā)人員可以透過(guò)該公司網(wǎng)站獲得有關(guān)Speedcore eFPGA IP的全面支持。中國客戶(hù)亦可以通過(guò)Achronix在中國的服務(wù)團隊得到同樣的支持。

Speedcore? eFPGA IP可以通過(guò)各種形式進(jìn)行部署，包括集成到一個(gè)由客戶(hù)定義的chiplet中，該chiplet可以通過(guò)2.5D互連技術(shù)部署到系統級封裝（SiP）方案中。SiP集成通常采用三種模式：第一種，基于成本最低的有機基板，但這種模式不會(huì )提供晶粒（die）之間的最高互連密度；第二種，基于具有重布線(xiàn)層（RDL）的中介層可以提高互連密度，但其更加昂貴；最后一種，硅內中介層可提供最高的互連密度，并且與高帶寬存儲器（HBM）相兼容，但其成本最高。

與獨立FPGA芯片解決方案相比，chiplet解決方案可以使設計人員減少所需電路板空間，且對比獨立FPGA來(lái)說(shuō)可以實(shí)現新的集成可能性。使用基于 Speedcore eFPGA IP 的定制chiplet解決方案，設計人員需要指定chiplet與其ASIC晶粒之間所使用的互連技術(shù)。Speedcore eFPGA IP與chiplet互連技術(shù)無(wú)關(guān)，具有的互連密度和性能，可使之與所有各種2.5D互連技術(shù)協(xié)同工作。設計人員可以完全自主定義Speedcore eFPGA中的邏輯、DSP模塊和內存數量，以滿(mǎn)足其應用需求。

與僅僅集成FPGA裸die相比較，基于Speedcore eFPGA IP的chiplet具有更多優(yōu)勢

通常來(lái)說(shuō)，設計人員想要開(kāi)發(fā)一款集成了ASIC和FPGA的解決方案，他們就需要從FPGA供應商那里購買(mǎi)裸die，但這種方法具有一定的挑戰性：

●   FPGA供應商通常不支持裸die業(yè)務(wù)，因為它需要進(jìn)行定制化處理和測試

●   獨立FPGA芯片通常不具有系統級封裝集成所需的I/O結構

●   獨立FPGA芯片未針對這些類(lèi)型的應用進(jìn)行優(yōu)化，這會(huì )導致功耗過(guò)高、封裝要求增加和die內帶寬限制

另一方面，通過(guò)使用基于Speedcore eFPGA IP來(lái)構建的chiplet，設計人員可獲得以下益處：

●   只包含其應用所需的特定功能，從而實(shí)現更低的功耗和成本

●   可對chiplet和ASIC之間的接口進(jìn)行優(yōu)化，以最小的延遲來(lái)獲得最大帶寬

●   基于面積優(yōu)化的eFPGA IP chiplet具有更小的封裝尺寸

基于Speedcore eFPGA IP的chiplet比單片集成eFPGA和ASIC具有更多的優(yōu)勢

尋求最高集成度的設計人員可以選擇去開(kāi)發(fā)一款包含Speedcore eFPGA IP的單芯片ASIC。然而，在某些應用中，單芯片集成無(wú)法實(shí)現某些產(chǎn)品靈活性，而這在使用基于chiplet的方案中就有更多靈活性。

對比eFPGA和ASIC集成方案，使用基于eFPGA IP的chiplet，設計人員可以得到更多的益處，例如：

●   企業(yè)可以構建不帶FPGA chiplet的獨特產(chǎn)品解決方案（不同的SKU），以防止出現不需要FPGA靈活性的情況，從而降低成本和功耗。

●   eFPGA還可以支持不同的工藝技術(shù)，以防止某種eFPGA工藝技術(shù)不匹配ASIC的最佳工藝技術(shù)。常見(jiàn)的案例如使用混合信號技術(shù)構建的ASIC，或采用與這/某種eFPGA IP工藝不匹配的工藝技術(shù)來(lái)構建的ASIC。

即刻開(kāi)始使用Speedcore eFPGA IP Chiplet

開(kāi)發(fā)Speedcore eFPGA IP chiplet的設計流程與開(kāi)發(fā)集成Speedcore eFPGA IP的ASIC的設計流程相同。這種經(jīng)過(guò)驗證的設計流程，使設計人員可以利用既有工具和流程去輕松地開(kāi)發(fā)一個(gè)基于Speedcore eFPGA IP的chiplet。

在即將于9月14-15日在深圳市深圳灣萬(wàn)麗酒店舉辦的“2023全球AI芯片峰會(huì )”上，Achronix將在第10號展位展出其最新的自動(dòng)語(yǔ)音識別（Accelerated Automatic Speech Recognition, ASR）加速方案。它具有領(lǐng)先的超低延遲、大并發(fā)實(shí)時(shí)處理的特性，運行在VectorPath加速卡上的Speedster7t FPGA中。作為一種帶有外接主機API的完整解決方案，其應用不需要具備RTL或FPGA知識。

Achronix還將介紹針對高帶寬、計算密集型和實(shí)時(shí)處理應用的最新的FPGA和eFPGA IP解決方案，包括Speedster^?7t系列FPGA芯片、Speedcore? eFPGA IP和VectorPath?加速卡。