CTO專(zhuān)訪(fǎng)：合見(jiàn)工軟深化產(chǎn)品布局 加速?lài)a(chǎn)EDA技術(shù)革新

作為貫穿于集成電路設計、制造、封測等環(huán)節的戰略基礎支柱之一，EDA已成為國內無(wú)法繞開(kāi)的“卡脖子”環(huán)節，也是國內半導體業(yè)必須攻克的環(huán)節。

近年來(lái)，隨著(zhù)國家政策、資本以及生態(tài)的多重利好助力，國內EDA產(chǎn)業(yè)步入快車(chē)道，國產(chǎn)EDA工具在設計、制造和封裝領(lǐng)域多點(diǎn)開(kāi)花。作為自主創(chuàng )新的高性能工業(yè)軟件及解決方案提供商，上海合見(jiàn)工業(yè)軟件集團有限公司（以下簡(jiǎn)稱(chēng)“合見(jiàn)工軟”）正式運營(yíng)一年多，已經(jīng)發(fā)布了多款EDA產(chǎn)品和解決方案，包括數字仿真器、FPGA原型驗證系統、仿真調試工具、驗證效率提升平臺、系統級IP驗證方案、先進(jìn)封裝協(xié)同設計環(huán)境、電子設計數據管理平臺等，在高難度的數字驗證、協(xié)同設計等領(lǐng)域率先實(shí)現了突圍。

應對設計新需求 深化產(chǎn)品布局

后摩爾時(shí)代諸多新興應用的興起，如AI、GPGPU、HPC等芯片開(kāi)發(fā)已成為市場(chǎng)熱點(diǎn)，這對芯片的規模、性能的要求日益走高。合見(jiàn)工軟CTO賀培鑫表示：“為了滿(mǎn)足對復雜功能的需求，我們可以看到市場(chǎng)上的大部分芯片采用多核結構；同時(shí)隨著(zhù)工藝節點(diǎn)已趨近極限，晶圓廠(chǎng)已經(jīng)在探索是否能突破2納米甚至1納米的標線(xiàn)。為了追求PPA和成本的最優(yōu)解，采用多Die的Chiplet成為芯片設計的主流結構。因此，多核多Die是時(shí)下芯片設計的趨勢?！?/p>

賀培鑫指出，合見(jiàn)工軟選擇驗證作為EDA工具的首先突破點(diǎn)，也是綜合考量了芯片設計公司在這一趨勢下面臨的諸多復雜難題。

第一，驗證復雜度呈幾何倍數的增長(cháng)?！芭e個(gè)例子，我們可以看到業(yè)內的大規模SoC已從過(guò)去的8核、16核發(fā)展到現在的64核，規模一直在翻倍。由于多核復用，設計復雜度并不會(huì )隨著(zhù)規模的增長(cháng)而翻倍；然而多核之間的互連使得驗證的復雜度隨著(zhù)規模成比例增長(cháng)?！?/p>

第二，驗證的成本（時(shí)間、人力）高速增長(cháng)?！斑^(guò)去開(kāi)發(fā)一款芯片，一般2個(gè)設計工程師需要配1個(gè)驗證工程師；現在開(kāi)發(fā)一款大規模芯片，1個(gè)設計工程師要配2-3個(gè)驗證工程師，同時(shí)驗證的時(shí)間也更長(cháng)?！?/p>

第三，驗證工具越來(lái)越多樣化?！氨热缭谛酒O計初期，采用數字仿真器一秒鐘跑一個(gè)時(shí)鐘周期，隨著(zhù)設計推進(jìn)到下一階段，我們需要更高的頻率來(lái)覆蓋更大的設計規模，這時(shí)我們需要采用不同的驗證工具，原型驗證系統一秒鐘可以跑一百萬(wàn)個(gè)時(shí)鐘周期，這樣就快了一百萬(wàn)倍。再如，設計中的某個(gè)區塊在很多測試用例下出現的bug特別多，此時(shí)就需要形式驗證工具窮盡所有可能性去修復這些bug。因而一個(gè)設計在不同的場(chǎng)景下是需要多款驗證工具來(lái)支撐的?！?/p>

只有解決驗證上的復雜難題才能幫助國內芯片公司設計出具有國際競爭力的產(chǎn)品。此外，僅考慮多核是不夠的，為了對芯片開(kāi)發(fā)實(shí)現完整的EDA工具支撐，對于采用多Die結構的Chiplet，合見(jiàn)工軟也在先進(jìn)封裝設計、板級設計領(lǐng)域進(jìn)行了相應的布局。

實(shí)現新突破 彰顯新價(jià)值

要實(shí)現國產(chǎn)EDA驗證工具的突破，賀培鑫認為，最重要的是要在規模、性能和自動(dòng)化層面全面提升。合見(jiàn)工軟去年推出了FPGA原型驗證系統，今年6月發(fā)布了UV APS全新功能升級版。

從規模上看，相比業(yè)界同類(lèi)工具支持8-48顆FPGA容量，UV APS能夠支持高達100顆VU19P FPGA的級聯(lián)。

從性能上看，APS Compiler采用全路徑的時(shí)序驅動(dòng)（Timing Driven）分割技術(shù)，相比一般只考慮切面大?。–ut-size Driven）的分割技術(shù)，APS Compiler可以充分考慮到FPGA間的連線(xiàn)和時(shí)序路徑之間的關(guān)系，通過(guò)采用TDM（時(shí)分復用）技術(shù)，識別并考慮每一根穿過(guò)FPGA的信號所在時(shí)鐘域的頻率，選擇最佳的時(shí)分復用比例，優(yōu)化FPGA之間的跳數，實(shí)現邏輯電路運行速度最快的結果，TDM的范圍可以做到1-1024。

從自動(dòng)化程度來(lái)看，對于FPGA不能支持的設計單元，比如多端口存儲（Multi-port Memory）、多維數組、跨模塊引用（XMR）、三態(tài)門(mén)（Tri-state）等，業(yè)界一些主流工具會(huì )要求用戶(hù)修改RTL代碼，而UV APS則可實(shí)現自動(dòng)化轉換。

賀培鑫談到：“除此之外，還有很多值得探索的技術(shù)點(diǎn)。我們熟知的硬件仿真技術(shù)有基于FPGA和ASIC兩種，后者的編譯時(shí)間相對較快，因為ASIC只需要把RTL設計轉換成處理器的指令；而前者的仿真運行速度更快，因為FPGA可以迅速啟動(dòng)Linux，且功耗??；ASIC通常需要采用水冷卻的辦法，價(jià)格昂貴，約為FPGA的四倍。因此，在設計不夠成熟、規模較小的階段，需要頻繁迭代，ASIC原型驗證技術(shù)由于其編譯時(shí)間短，優(yōu)勢會(huì )更突出；在設計達到一定成熟度、規模較大的階段，FPGA原型驗證技術(shù)由于其仿真運行速度快，會(huì )更具優(yōu)勢。所以說(shuō)沒(méi)有哪一種技術(shù)具有全面的絕對性?xún)?yōu)勢，我們需要繼續探索更優(yōu)化的方法，打磨更好的工具，以支持客戶(hù)開(kāi)發(fā)更高性能的產(chǎn)品?！?/p>

另外，要應對Chiplet在先進(jìn)封裝的挑戰，打破在復雜多維空間系統級設計互連，實(shí)現數據的一致性和信號、電源、熱、應力的完整性，合見(jiàn)工軟在去年發(fā)布了先進(jìn)封裝協(xié)同設計環(huán)境之后，今年6月又推出了UVI功能增強版。

賀培鑫指出，此次發(fā)布的增強版首次真正意義上實(shí)現了系統級Sign-off功能，可在同一設計環(huán)境中導入多種格式的IC、Interposer、Package和PCB數據，支持全面的系統互連一致性檢查（System-Level LVS），同時(shí)在檢查效率、圖形顯示、靈活度與精度上都有大幅提升。

UVI能夠基于物理、圖形和數據等信息，根據不同應用需求，自動(dòng)產(chǎn)生系統級互連關(guān)系網(wǎng)表、互連錯誤信息、網(wǎng)絡(luò )斷開(kāi)類(lèi)型及互連疊層信息等關(guān)鍵報告。這也使得其在處理大規?；ミB管腳數據時(shí)十分迅速，無(wú)論是命名一致性檢查、鏈路通斷檢查還是管腳缺失互連檢查，對于60萬(wàn)Pin的規模都可以在5秒內完成，并且可以支持一對多Pin的基于面積算法的互連檢查?！伴_(kāi)發(fā)人員利用UVI可以簡(jiǎn)化設計流程、提升工作效率、提高設計質(zhì)量、精準定位設計錯誤，并覆蓋所有節點(diǎn)和網(wǎng)絡(luò )的檢查?！?/p>

夯實(shí)產(chǎn)品技術(shù) 培養EDA人才

賀培鑫認為：“一款工具要獲得市場(chǎng)認可是需要時(shí)間的，用戶(hù)希望獲得性能穩定的產(chǎn)品，因此我們在推出新工具的同時(shí)，還會(huì )在已發(fā)布的產(chǎn)品上做持續優(yōu)化升級，和國內用戶(hù)成為緊密的共贏(yíng)伙伴，打造世界級芯片。業(yè)界主流的工具雖然相對比較成熟，但有一定的歷史包袱，經(jīng)過(guò)二三十年的迭代相當于是疊床架屋負重前行。合見(jiàn)工軟可以基于最新的方法論從頭打造產(chǎn)品，在這樣的基礎上做優(yōu)化會(huì )更快，因此我們有信心趕上并超過(guò)業(yè)界成熟工具?！?/p>

圍繞EDA產(chǎn)品路線(xiàn)，合見(jiàn)工軟將在驗證全流程領(lǐng)域持續發(fā)力，FPGA原型驗證系統預計在年底前進(jìn)一步提升性能，在硬件仿真器、調試領(lǐng)域加快布局；在先進(jìn)封裝設計領(lǐng)域，協(xié)同設計優(yōu)化持續進(jìn)階。

在培養EDA人才方面，“合見(jiàn)工軟的團隊中有很多人在全球EDA領(lǐng)域打拼了二三十年，積累了很多前沿技術(shù)和行業(yè)實(shí)踐經(jīng)驗，我們很希望把這些經(jīng)驗分享給國內熱愛(ài)半導體行業(yè)的莘莘學(xué)子，為國內培養EDA專(zhuān)業(yè)人才。我非常愿意貢獻自己的一份力量，幫助他們學(xué)習、快速成長(cháng)，打造EDA更好的未來(lái)?！?/p>

受訪(fǎng)嘉賓簡(jiǎn)介：

合見(jiàn)工軟首席技術(shù)官 賀培鑫博士

賀培鑫博士現任合見(jiàn)工軟CTO，并負責原型驗證和硬件仿真(Prototyping and Emulation)等產(chǎn)品的研發(fā)。他在EDA行業(yè)從業(yè)近30年，曾在國際知名公司擔任Fellow，負責過(guò)硬件仿真工具、物理實(shí)現工具的物理綜合和形式驗證工具的開(kāi)發(fā)，領(lǐng)導并管理中國、美國、法國、印度的大型研發(fā)團隊。賀培鑫先生于1995年獲得美國Cornell大學(xué)計算機科學(xué)博士學(xué)位，擁有12項美國專(zhuān)利，發(fā)表過(guò)30多篇學(xué)術(shù)論文，被其它一萬(wàn)多篇論文引用（Google Scholar統計）,并于1999年獲DAC（Design Automation Conference）最佳論文獎，2009年被選為DAC最佳論文獎候選人。