3D封裝香了，解決設計痛點(diǎn)需要強大利器

我國芯片業(yè)迎來(lái)黃金發(fā)展期，業(yè)界在期盼彎道超車(chē)、換道超車(chē)，但這需要技術(shù)和技巧。2.5D、3D封裝是日趨流行的方法，但也隨之提升了設計難度。如何破解這個(gè)設計上的痛點(diǎn)？ 

近日，Cadence發(fā)布了全新的設計工具——Integrity 3D-IC，值此機會(huì )，電子產(chǎn)品世界記者采訪(fǎng)了Cadence數字與簽核事業(yè)部產(chǎn)品工程資深群總監劉淼先生。

Cadence數字與簽核事業(yè)部產(chǎn)品工程資深群總監 劉淼

1   為何要進(jìn)入到2.5D、3D封裝？

摩爾定律曾經(jīng)是半導體業(yè)的金科玉律，指當價(jià)格不變時(shí)，集成電路上可以容納的元器件的數目，大約每隔18~24個(gè)月就會(huì )增加1倍，性能也將提升1倍。

實(shí)際上，摩爾定律是經(jīng)濟學(xué)定律，近年已經(jīng)放緩，快走到盡頭。因為在經(jīng)濟學(xué)上它的成本反而增加了。下圖顯示了1美元做出來(lái)的晶體管加起來(lái)的長(cháng)度，在2002年的工藝是180 nm，1美元做出來(lái)的所有晶體管加起來(lái)長(cháng)度是2.6 m；到了2004年是130 nm，做到4.4 m；2006年是90 nm，增長(cháng)到7.3 m?？梢?jiàn)長(cháng)度一直在增長(cháng)，到2012年28 nm時(shí)，晶體管總長(cháng)度是20 m。但是，2014年20 nm的時(shí)候還是20 m——已經(jīng)進(jìn)入了停滯的階段，再往后會(huì )看到這個(gè)曲線(xiàn)往下降，原因是到了先進(jìn)工藝FinFET，成本增加了，例如制造的mask（光罩）層數多了。

AMD總裁兼首席執行官Lisa Su在一次主題演講中也認為，自2012年開(kāi)始摩爾定律放緩了，而且偏差越來(lái)越大。

這時(shí)就帶來(lái)了不可調和的矛盾：芯片的功能越來(lái)越多，但晶體管無(wú)法往下縮小線(xiàn)寬。這導致Die（裸片）尺寸越來(lái)越大，因此要從另一維度——2.5D/3D封裝開(kāi)發(fā)。

所以為了讓摩爾定律繼續往下走，需要從2個(gè)不同的維度出發(fā)。

①More Moore，即深度摩爾，從材料、結構和工藝并舉，以前是鋁介質(zhì)，后面是銅，再后面是high-k，之后是FinFET，再往下到了3 nm，還有新的工藝GA（環(huán)繞型），2 nm……。

但是僅靠這個(gè)維度是不足以支撐摩爾定律繼續往下走的，因為看不到顯著(zhù)的成本降低。所以還需要另外一個(gè)維度——More than Moore（后摩爾時(shí)代）。

② More than Moore是從系統角度出發(fā)，走堆疊技術(shù)，使得在單位面積上密度會(huì )增加。

2   堆疊封裝的演進(jìn)

從1980年就出現了由多個(gè)芯片堆疊的系統級封裝(SiP)/MCM，此后封裝技術(shù)一直在演進(jìn)。從Cadence的封裝發(fā)展史可見(jiàn)，Cadence在2004年做出了RF模塊，2010年開(kāi)始研發(fā)2.5D-IC技術(shù)，2012年出現了嵌入式橋接，現在用得最多的是FOWLP，還有Bumpless 3D集成，以及最近和很先進(jìn)的用戶(hù)做Co-packaged光——把光和硅堆疊起來(lái)。

封裝的焊球起初是很大的，在1 mm2的間距里間隔小于1個(gè)，所以導致這個(gè)芯片的bandwidth（帶寬）不會(huì )太大，通過(guò)焊球的速度也不會(huì )很快。

后來(lái)，封裝和芯片之間有新的C4 Bump，間距就會(huì )小很多，在1 mm2下可能有16個(gè)焊球，所以容量會(huì )變得更大。

2.5D技術(shù)又往前進(jìn)了一大步：2.5D下面就是中間層，中間層和芯片之間通過(guò)Micro Bump連接，之間的間距會(huì )更小，變成50μm左右。間距小了以后，連線(xiàn)就會(huì )多很多，使芯片的容量和速度都比以前大很多，這就是為什么一些領(lǐng)先的代工廠(chǎng)在做或想做2.5D先進(jìn)封裝的原因。

在這個(gè)基礎上出現了更先進(jìn)的技術(shù)：在兩個(gè)裸片之間做連接，例如Wafer -Bonding，間距有可能從2位數變成了1位數，在1 mm2上就會(huì )大于1萬(wàn)個(gè)點(diǎn)，速度和容量會(huì )大很多。

因此，從2D走向3D的優(yōu)勢是： ①連線(xiàn)更短。②有更低的功耗，挑戰是從90 nm到45 nm、28 nm、7 nm……，線(xiàn)上的延遲會(huì )越來(lái)越多，功耗也會(huì )越來(lái)越大。③更高的性能。線(xiàn)上延遲減少了以后，芯片就會(huì )運行得更快。④更高的帶寬。例如很多客戶(hù)喜歡把芯片跟HBM放在一起，相比DDR4、DDR5或DDR6，HBM的優(yōu)勢之一是帶寬高，但是速度稍遜。⑤封裝的尺寸會(huì )小很多。目前封裝也是一個(gè)痛點(diǎn)，很多客戶(hù)拿不到產(chǎn)能，不一定是晶圓廠(chǎng)的產(chǎn)能拿不到，而是封裝廠(chǎng)的產(chǎn)能拿不到，因為大基板是很難做。⑥更好的良率，在晶圓廠(chǎng)流片時(shí)，良率和面積是呈指數關(guān)系的，往往面積越大，良率越低。

3   3D封裝的設計挑戰是什么？

劉淼曾陪客戶(hù)的工程師查看一個(gè)大的yield（良率）問(wèn)題，因為客戶(hù)的芯片很大，有20多個(gè)裸片，但良率沒(méi)有規律，出現壞點(diǎn)的地方是隨機的。因此這種情況下，只能盡量把芯片面積做小。所以3D堆疊把以前很大的芯片分成兩三個(gè)小的，良率會(huì )上升，制造成本下降。但是3D的設計成本要增加，因為比以前復雜很多。

綜合起來(lái)，3D封裝主要有以下2個(gè)痛點(diǎn)。

1） 3D-IC設計聚合與管理。包括：①裸片放置與Bump規劃。②SoC和封裝團隊各自為戰。③缺少代表多種技術(shù)的統一數據庫。實(shí)際上，讓數字工程師跟模擬工程師達成共識是很難的，因為他們沒(méi)有共同的語(yǔ)言，共同的語(yǔ)言是統一的數據庫，所以有聚合和管理上的挑戰。

2） 額外的系統級驗證。①系統級驗證非常關(guān)鍵，要有跨芯片/Chiplet（小芯片）及封裝的熱分析。②3D STA（靜態(tài)時(shí)序分析）的簽核會(huì )有爆炸性的增加。③系統級的裸片間的連接驗證。

為了解決上述痛點(diǎn)，Cadence公司不久前推出了一個(gè)全新的工具——Integrity 3D-IC。優(yōu)勢如下。

①集成了3D設計規劃與物理實(shí)現，把所有的功能放在一起，已經(jīng)成為一個(gè)平臺。

②可以做早期3D電熱、功耗和靜態(tài)時(shí)序分析（STA）。實(shí)際上，從芯片到系統到最后的成型要有5個(gè)維度：光電磁力熱，而Cadence所做的就是把這些整合起來(lái)。

③推出全新的3D IC平臺，實(shí)現由系統來(lái)驅動(dòng)的PPA（功耗、性能和面積）目標。

Integrity 3D-IC適合規模較大的芯片，例如CPU、GPU。

那么，不同的應用場(chǎng)景對于Integrity 3D-IC平臺的需求有沒(méi)有一些差異？劉淼解釋道，對于存算一體化，有很多AI公司正在做。其目的是要讓功耗不要消耗在傳輸上。存算一體就是把存儲和運算要放在一起，但是，存儲和運算放在一起面積會(huì )很大，可以把它們堆疊上去。在中國就有這類(lèi)客戶(hù)在跟Cadence合作。再例如，比特幣礦機跟AI芯片很類(lèi)似的，Cadence也在幫一些客戶(hù)做3D堆疊，把存儲盡量放在上面，運算放在下面。

另外一類(lèi)客戶(hù)是通訊客戶(hù)。通訊的熱點(diǎn)之一是帶寬要足夠，現在用得最多的是HBM，屬于2.5D。這方面有一個(gè)典型的對比，一家客戶(hù)以前是人工畫(huà)HBM和SoC繞線(xiàn)，大概1人要花2周時(shí)間；如果用Integrity 3D-IC自動(dòng)幫他繞線(xiàn)，連起來(lái)只用了2分鐘！因為Integrity 3D-IC處理的都是百萬(wàn)級的計算，處理線(xiàn)非常簡(jiǎn)單，盡管人工看起來(lái)很多——有1000多條線(xiàn)，但是很快就完成了。所以技術(shù)的進(jìn)步非常關(guān)鍵，彎道超車(chē)需要技術(shù)含量。

4   對比友商的優(yōu)勢

劉淼稱(chēng)，盡管有的友商的工具推得比Cadence早，但是不一定很成熟。而Cadence有平臺和計算方面的優(yōu)勢。

① Cadence具有光、電、磁、力、熱的分析工具，而友商沒(méi)有這么全面，所以要和第三方合作。Cadence自己有數字部門(mén)和模擬部門(mén)，過(guò)去部門(mén)之間的整合花了很長(cháng)時(shí)間，所以可能友商與不同公司的整合也會(huì )面臨困難。

②Cadence Integrity 3D-IC的覆蓋面更廣。某友商當時(shí)重點(diǎn)做的一個(gè)技術(shù)是HBM，然而HBM技術(shù)含量相對較小，因為HBM是標準化的，SoC是非標準的；Cadence Integrity 3D-IC兼顧到了二者。

5   與中國客戶(hù)共成長(cháng)

Cadence在打造Integrity 3D-IC平臺的過(guò)程中，有一部分想法是由中國團隊提出來(lái)的。例如L1、L2緩存堆疊的技術(shù)。此前AMD有堆疊式L3緩存，但沒(méi)有廠(chǎng)商在L1、L2上做。這就是Cadence員工跟中國一家客戶(hù)吃飯聊出來(lái)的。Cadence中國進(jìn)行了研發(fā)，相關(guān)員工和劉淼還申請了2個(gè)專(zhuān)利。

EDA工程師非常難得，大約10年才能成熟。Cadence在中國開(kāi)設辦公室已經(jīng)接近30年，所以培養了很多超過(guò)10年的EDA工程師，甚至比美國的某些團隊人數還要多，因此Cadence有能力更好地服務(wù)中國的設計業(yè)，幫助中國企業(yè)趕超世界。