使用帶有片上高速網(wǎng)絡(luò )的FPGA的八大好處

輕松支持硬件虛擬化

Speedster7t NoC通過(guò)利用NAP及其AXI接口，為設計人員提供了在單個(gè)FPGA中創(chuàng )建虛擬化安全硬件的獨特能力。將可編程邏輯設計直接連接到NoC只需要在邏輯設計中實(shí)例化一個(gè)NAP及其AXI4接口即可。每個(gè)NAP還具有一個(gè)相關(guān)的地址轉換表（ATT），該表將NAP上的邏輯地址轉換為NoC上的物理地址。NAP的ATT允許可編程邏輯模塊使用本地地址，同時(shí)將NoC定向事務(wù)映射到NoC全局存儲映射所分配的地址。此項重新映射功能可以以多種方式使用。例如，它可以用于允許加速引擎的所有相同副本使用基于零的虛擬尋址，同時(shí)將數據流量從每個(gè)加速引擎發(fā)送到不同的物理存儲位置。

每個(gè)ATT條目還包含一個(gè)訪(fǎng)問(wèn)保護位，以防止該節點(diǎn)訪(fǎng)問(wèn)被禁止的地址范圍。該功能提供了一種重要的進(jìn)程間安全機制，可防止同時(shí)在一個(gè)Speedster7t FPGA上運行的多個(gè)應用或多個(gè)任務(wù)干擾分配給其他應用或任務(wù)的存儲模塊。這種安全機制還有助于防止由于意外、偶然甚至是故意的存儲地址沖突而導致系統崩潰。此外，設計人員可以使用此方案阻止邏輯功能訪(fǎng)問(wèn)整個(gè)存儲設備。

Memory Space：存儲空間

圖5：致力于開(kāi)發(fā)同一個(gè)FPGA的多個(gè)設計團隊

簡(jiǎn)化團隊協(xié)同設計

基于團隊的協(xié)同化FPGA設計并不是一個(gè)新的概念，但是底層架構和布線(xiàn)依賴(lài)于FPGA的其他部分，從而使得實(shí)現這個(gè)簡(jiǎn)單概念非常具有挑戰性。一旦一個(gè)團隊完成了設計的一部分，另一個(gè)設計其他部分的團隊在嘗試訪(fǎng)問(wèn)設備另一端的資源時(shí)，通常會(huì )遇到挑戰，因為需要在已經(jīng)完成的設計部分進(jìn)行布線(xiàn)。同樣，對一部分已進(jìn)行設計布線(xiàn)的FPGA的區域或大小進(jìn)行更改，可能會(huì )對所有其他FPGA設計模塊產(chǎn)生連鎖影響。

使用Speedster7t NoC，可以將設計模塊映射到FPGA的任何部分，并且可以對資源分配進(jìn)行更改，而不會(huì )影響其他FPGA模塊的時(shí)序、布局或布線(xiàn)。由于器件中所有的NAP都支持每個(gè)設計模塊無(wú)限制地訪(fǎng)問(wèn)NoC進(jìn)行通信，因此使得基于團隊的設計成為可能。因此，如果一個(gè)設計的某個(gè)部分在規模上有所增大，只要有足夠的FPGA資源可用，數據流就會(huì )由NoC自動(dòng)管理，從而使設計人員不必擔心是否滿(mǎn)足時(shí)序，以及對其他團隊成員正在進(jìn)行的設計的其他部分可能帶來(lái)的后續影響。

Design Team：設計團隊

圖6：獨立的I/O和邏輯驗證

通過(guò)獨立的接口和邏輯驗證加快設計速度

Speedster7t NoC的另一個(gè)獨特功能是支持設計人員獨立于用戶(hù)邏輯去配置和驗證I/O連接。例如，一個(gè)設計團隊可以驗證PCIe至GDDR6的接口，而另一個(gè)設計團隊可以獨立地驗證內部邏輯功能。這種獨立操作之所以能夠實(shí)現，是因為NoC的外圍部分連接了PCIe、GDDR6、DDR4和FCU，而不會(huì )消耗任何FPGA資源。這些連接可以在不使用任何HDL代碼的情況下進(jìn)行測試，從而可以同時(shí)獨立地驗證接口和邏輯。該功能消除了驗證步驟之間的依賴(lài)關(guān)系，并實(shí)現了比傳統FPGA架構更快的總體驗證速度。

Design Team 1: I/O Verification：設計團隊1：I/O驗證

Design Team 2: Logic Verification：設計團隊2：邏輯驗證

圖7：分組模式下的數據總線(xiàn)重排

采用分組模式（Packet Mode）簡(jiǎn)化400 Gbps以太網(wǎng)應用

在FPGA中實(shí)現高速400 Gbps以太網(wǎng)數據通路所面臨的挑戰是找到一種能夠滿(mǎn)足FPGA性能要求的總線(xiàn)位寬。對于400G以太網(wǎng)，全帶寬運行的唯一可行選擇是運行在724 MHz的1,024位總線(xiàn)，或運行在642 MHz的2,048位總線(xiàn)。如此寬的總線(xiàn)難以布線(xiàn)，因為它們在FPGA架構內消耗了大量的邏輯資源，即使在最先進(jìn)的FPGA中也會(huì )在這樣的速率要求下產(chǎn)生時(shí)序收斂挑戰。

但是，在Speedster7t架構中，設計人員可以使用一種稱(chēng)為分組模式（packet mode）的新型處理模式，其中傳入的以太網(wǎng)流被重新排列為四個(gè)較窄的32字節數據包，或者四條獨立的以506 MHz頻率運行的256位總線(xiàn)。這種模式的優(yōu)點(diǎn)包括：當數據包結束時(shí)減少了字節的浪費，并且可以并行傳輸數據，而不必等到第一個(gè)數據包完成后才開(kāi)始第二個(gè)數據包的傳輸。Speedster7t FPGA架構的設計旨在通過(guò)將以太網(wǎng)MAC直接連接到特定的NoC列，然后使用用戶(hù)實(shí)例化的NAP從NoC列連接到邏輯陣列中，從而啟用分組模式。使用NoC列，數據可以沿著(zhù)該列被發(fā)送到FPGA架構中的任何位置，以便進(jìn)一步處理。使用ACE設計工具配置分組模式，可大大簡(jiǎn)化用戶(hù)設計，并在處理400 Gbps以太網(wǎng)數據流時(shí)提高了效率。

Packet：數據包

Byte：字節

圖8：使用分組模式的400 Gbps以太網(wǎng)

降低邏輯占用并提高整體FPGA性能

與以前的傳統FPGA相比，Speedster7t NoC具有更大的靈活性和更簡(jiǎn)單的設計方法。一個(gè)潛在的好處是NoC會(huì )自動(dòng)減少給定設計所需的邏輯量，設計可以使用NoC代替FPGA邏輯陣列來(lái)進(jìn)行模塊間布線(xiàn)。ACE設計工具自動(dòng)管理將設計單元連接到Speedster7t NoC的復雜性，因此設計人員無(wú)需編寫(xiě)HDL代碼即可實(shí)現生產(chǎn)率。這種方法簡(jiǎn)化了實(shí)現時(shí)序收斂的耗時(shí)挑戰，同時(shí)又不會(huì )由于FPGA邏輯陣列內的布線(xiàn)擁塞而降低整體應用性能。NoC還可以在不犧牲FPGA性能的情況下提高器件利用率，并且可以顯著(zhù)增加可用于計算的查找表（LUT）數量。

為了強調這一優(yōu)勢，我們創(chuàng )建了一個(gè)支持二維輸入圖像卷積的示例設計。每個(gè)模塊都使用Speedster7t機器學(xué)習處理器（MLP）和BRAM模塊，每個(gè)MLP在一個(gè)周期內執行12次int8乘法。將40個(gè)二維卷積模塊鏈接在一起，以利用器件中幾乎所有可用的BRAM和MLP資源?？偣灿?0個(gè)二維卷積示例設計實(shí)例并行運行，使用了94％的MLP、97％的BRAM、但僅使用了8％的LUT。在總的可用LUT中，其余92％的LUT仍可被用于其他功能。

隨著(zhù)更多的實(shí)例被內置于器件中，單個(gè)單元模塊的最高頻率（FMAX）不會(huì )降低。該設計能夠保持性能，因為進(jìn)出每個(gè)二維卷積模塊的數據可以直接從連接到NoC的NAP訪(fǎng)問(wèn)GDDR6內存，而無(wú)需通過(guò)FPGA邏輯陣列進(jìn)行布線(xiàn)。

圖9：一個(gè)帶有40個(gè)二維卷積模塊實(shí)例的Speedster7t器件

結論

Speedster7t NoC實(shí)現了FPGA設計過(guò)程的根本轉變。Achronix是第一家實(shí)現二維片上網(wǎng)絡(luò )（2D NoC）的FPGA公司，該2D NoC可以連接所有的系統接口和FPGA邏輯陣列。這種新型架構使Achronix公司的FPGA特別適用于高帶寬應用，同時(shí)顯著(zhù)提高了設計人員的生產(chǎn)率。由于NoC管理了FPGA中設計的數據加速器和高速數據接口之間的所有網(wǎng)絡(luò )功能，因此設計人員只需要設計其數據加速器并將其連接到NAP原語(yǔ)即可。ACE和NoC負責其他所有事務(wù)。通過(guò)使用NoC，FPGA設計人員將受益于：

●   在整個(gè)FPGA邏輯陣列中簡(jiǎn)化高速數據分發(fā)

●   自動(dòng)將PCIe接口連接到存儲器

●   在獨立的FPGA邏輯陣列模塊上實(shí)現安全的局部重新配置

●   輕松支持硬件虛擬化

●   簡(jiǎn)化團隊化設計

●   通過(guò)獨立的接口和邏輯驗證加快設計速度

●   采用分組模式簡(jiǎn)化400 Gbps以太網(wǎng)應用

●   降低邏輯占用并提高整體FPGA性能

Achronix半導體公司