高壓電解電容波峰焊放電擊穿板上芯片的機理研究及對策

王大波，施清清，李會(huì )超，宗? 巖 （珠海格力電器股份有限公司，廣東?珠海?519000）

摘? 要：芯片失效作為困擾電子行業(yè)的難題，失效機理復雜，對于因生產(chǎn)現場(chǎng)環(huán)境造成的過(guò)電、靜電失效，環(huán) 節無(wú)法鎖定。通過(guò)對高壓電解電容帶電插裝對印制電路板上芯片損傷分析，確定主板過(guò)波峰焊時(shí)錫面連錫短路 導致高壓電解電容放電擊穿芯片的失效機理，并制定管控對策，有效降低芯片失效不良。 

關(guān)鍵詞：芯片失效；高壓電解電容；擊穿；波峰焊；PCBA

0  引言 

隨著(zhù)電子技術(shù)的發(fā)展，小型化、集成化的芯片被應 用于各個(gè)領(lǐng)域，如何保證自身可靠性及產(chǎn)品質(zhì)量成為芯 片廠(chǎng)商不斷深入研究的熱點(diǎn)。但芯片因生產(chǎn)環(huán)境、使用 環(huán)境苛刻，失效情況時(shí)有發(fā)生^[1]。目前業(yè)界已經(jīng)識別到 的失效原因分兩大類(lèi)：①芯片本身制造缺陷；②生產(chǎn) 現場(chǎng)不規范操作導致失效。業(yè)內常用的失效分析方法 包括：芯片開(kāi)封、X-Ray無(wú)損探傷、SEM掃描電鏡、 EMMI偵測等。此類(lèi)分析方法對于芯片制造缺陷，如晶 元異常、金線(xiàn)綁定異常等能直觀(guān)判斷失效環(huán)節，但是對 于因生產(chǎn)現場(chǎng)環(huán)境造成的EOS（過(guò)電應力）、ESD（靜 電放電）卻難以鎖定失效點(diǎn)，給生產(chǎn)、產(chǎn)品質(zhì)量改善帶 來(lái)不便。 

電解電容因容量大，廣泛應用于輸出濾波電路中， 起儲能和濾波作用^[2-3]。高壓電解電容因其制造工藝及 電子特性，在插裝前會(huì )殘留部分電壓，而殘留電壓對于 電路板上半導體器件的影響一直被行業(yè)內電路設計者所 忽略。學(xué)者針對高壓電解電容殘留電壓對芯片失效進(jìn)行深入研究，并做了充分試驗驗證。結果表明高壓電解電 容未放電即插裝，在過(guò)波峰焊時(shí)會(huì )通過(guò)錫面將殘留電壓 作用于芯片上，致使芯片失效。同時(shí)，學(xué)者通過(guò)大量數 據驗證，通過(guò)改進(jìn)電路布局或過(guò)板方向，有效解決了因 高壓電解電容未放電導致的芯片失效，降低產(chǎn)品不良 率，提高產(chǎn)品可靠性^[4-5]。

1  案例分析 

1.1 背景 

控制器車(chē)間生產(chǎn)某兩款主板，某廠(chǎng)家開(kāi)關(guān)電源芯 片零星下線(xiàn)，批次不集中，失效外在表現為芯片的1腳 （使能腳）與5腳（地腳）之間阻抗值異常，正常品阻 抗為M歐級別，失效品阻抗為K歐級別。對正常、異常 芯片分別測試U-I曲線(xiàn)，如圖1、圖2所示，表明芯片失 效，有漏電流。圖3、圖4為異常芯片X-Ray圖像，結果 表明芯片內部結構無(wú)明顯異常。經(jīng)廠(chǎng)家對芯片開(kāi)封確 認，如圖5所示，確認芯片失效模式為過(guò)電損傷。

1.2 分析過(guò)程 

取庫存開(kāi)關(guān)電源芯片，對 PIN1（EN/UV）腳與 PIN5（S）腳施加15 V直流電壓，測試阻值，試驗后芯 片1～5腳阻抗在10 kΩ左右，與下線(xiàn)異常品阻抗一致， 測試U-I曲線(xiàn)與下線(xiàn)品一致，存在明顯漏電。經(jīng)對芯片 開(kāi)封確認，芯片屬過(guò)電失效。 

對生產(chǎn)線(xiàn)及員工的靜電防護、在線(xiàn)測試設備進(jìn)行排查，未發(fā)現異常。為鎖定失效環(huán)節，對未上線(xiàn)芯片全檢 1～5腳阻抗，無(wú)異常后進(jìn)入下一生產(chǎn)流程。最終鎖定失 效環(huán)節發(fā)生在主板進(jìn)入波峰焊后與出波峰焊間，進(jìn)一步 檢查波峰焊設備接地狀態(tài)及防靜電檢查，無(wú)異常。初步 分析為高溫導致芯片失效。因芯片為SMT貼裝，對比回 流焊、波峰焊溫度及過(guò)板時(shí)間，回流焊環(huán)境更為惡劣， 但未出現異常。同步安排芯片高溫、低溫、冷熱沖擊、 高溫潮態(tài)試驗均未發(fā)現異常，鎖定失效發(fā)生在波峰焊浸 錫環(huán)節。 

對開(kāi)關(guān)電源芯片電路分析，電路中有450 V/22 μF的 電解電容，初步鎖定過(guò)電源為電解電容放電異常。經(jīng)驗 證，使用直流電源對主板上電解電容充15 V的直流電后 對開(kāi)關(guān)電源芯片1-5腳進(jìn)行放電，芯片失效，與下線(xiàn)樣 品現象一致。查詢(xún)該芯片技術(shù)參數，PIN1腳（EN/UV） 工作的最大額定電壓為9 V，高于9 V有過(guò)電擊穿隱患。 隨機抽取350個(gè)未上線(xiàn)使用的電解電容測試殘余電壓， 有3個(gè)電壓高于10 V，理論上高壓電解電容殘余電壓在 未放電即插裝使用存在擊穿芯片隱患。

2  實(shí)驗驗證 

2.1 驗證條件及結果 

1.同編碼電容及下線(xiàn)主板； 

2.殘余電壓：30 V； 

3.驗證數量：30 PCS； 

4.驗證結果：未復現。 

2.2 原因分析 

通過(guò)對生產(chǎn)過(guò)程及波峰焊內部構造分析，確認未復 現原因有以下3點(diǎn)： 

1）電解電容充電后會(huì )靜態(tài)放電，下線(xiàn)主板由波 峰焊入口到錫爐位置需5 min，同步做電容靜態(tài)放電試驗，如圖6所示，表明電容殘余電壓隨時(shí)間遞減。 

2）電解電容插裝后由插件段至波峰焊錫爐過(guò)程 中，因鏈爪不平穩電容在晃動(dòng)過(guò)程中引腳會(huì )碰到焊點(diǎn)過(guò) 孔沉銅，經(jīng)由印制線(xiàn)路板回路中耗能器件，加速電容 放電。經(jīng)驗證，電容充電后，人為晃動(dòng)電容會(huì )加速放 電。同步對充電后電容在波峰焊內部不同階段殘余電壓 測量，浸錫前殘余電壓相差較大，高可至20 V，低可至 5 V以下，表明電容帶電插裝后其放電過(guò)程屬隨機過(guò) 程，存在偶發(fā)性。

3）高壓電解電容放電擊穿芯片發(fā)生在主板浸錫過(guò) 程中，因該芯片為SMT貼裝，需滿(mǎn)足電容引腳和芯片1 腳測試點(diǎn)同時(shí)接觸錫面方可實(shí)現放電。錫爐的錫面為鋸 齒狀斜坡面，波峰高度有差異。同時(shí)，若電容雙引腳浸 錫則放電給錫面而不會(huì )給芯片。 

結合以上三點(diǎn)，高壓電解電容放電擊穿芯片需空間 與時(shí)間上同時(shí)滿(mǎn)足要求，為概率性事件，此為該芯片零 星下線(xiàn)原因。

3  失效機理分析 

3.1 失效機理 

對主板電路及過(guò)板方向進(jìn)行分析，電容負極與開(kāi)關(guān) 電源芯片5腳共地，芯片1腳與過(guò)孔測試點(diǎn)共線(xiàn)路。當測 試點(diǎn)、電容正極同時(shí)處于錫面時(shí)，電容的正極與測試點(diǎn) 通過(guò)錫面連通，即此時(shí)電容正極與芯片1腳連通形成回 路，相當于電容儲存電量直接作用于開(kāi)關(guān)電源芯片，致 使芯片失效，失效機理如圖7所示。

用導線(xiàn)將電容的正極與測試點(diǎn)短接，模擬過(guò)錫爐情 形，短接導線(xiàn)模擬測試點(diǎn)與電容正極同時(shí)浸錫錫面。 電容充電后插裝，測試芯片1～5腳阻抗，阻抗異常，與 下線(xiàn)現象一致。同步增加電容帶電插裝驗證，故障可 復現。 

3.2 失效模式確認 

此開(kāi)關(guān)電源芯片共使用在7款PCB上，統計18個(gè)月 生產(chǎn)數量及芯片下線(xiàn)數量如表1所示。

從上表可以得出，迄今此開(kāi)關(guān)電源芯片所用的板， 只有C、D兩款主板有下線(xiàn)，針對此主板上的開(kāi)關(guān)電源 芯片、電容、測試點(diǎn)、過(guò)板方向等布局展開(kāi)研究。

B主板從過(guò)板方向看，電容先于芯片1腳測試點(diǎn)浸 錫，電容過(guò)錫爐時(shí)電容正負極先接觸錫面，測試點(diǎn)還未 接觸錫面前電容已放電，因此沒(méi)有電容放電給芯片的 條件。

 F、G 兩款主板芯片1腳的測試點(diǎn)先接觸錫面，而后 電容正負極引腳同時(shí)浸錫，三者有共同處于錫面的時(shí) 間，但當電容的正負極同時(shí)浸錫時(shí)，電容即放電，不會(huì ) 再通過(guò)測試點(diǎn)回路放電給芯片。 

A、E兩款主板從過(guò)板方向看，芯片1腳測試點(diǎn)先過(guò) 錫爐，存在電容、測試點(diǎn)同時(shí)處于錫面的條件，但是此 主板的電容是負極先接觸錫面，即存在電容負極、測試 點(diǎn)同時(shí)處于錫面的情況。此時(shí)電容負極通過(guò)錫面與測試 點(diǎn)連通，測試點(diǎn)與芯片1腳連通，即電容負極與芯片1腳 連通，而電容的負極與芯片的5腳是連通的，此時(shí)相當 于電容的負極同時(shí)與芯片的1腳和5腳連通，而此時(shí)電容 的正極在錫面以外，顯然無(wú)放電回路，如圖8所示。當 電容的正極進(jìn)入錫面以后，電容的正極與負極通過(guò)錫面 連通，電容的電會(huì )直接通過(guò)錫爐釋放。

排查C、D兩款主板歷史在線(xiàn)失效數據時(shí)，了解到 此兩款主板的最初生產(chǎn)的階段此開(kāi)關(guān)電源芯片無(wú)在線(xiàn)失 效案例，進(jìn)一步調查發(fā)現，此兩款主板 進(jìn)行過(guò)三次版 本升級，更改后開(kāi)始出現芯片在線(xiàn)失效，對比幾次更改 情況，第一次更改調整了電容、芯片、測試點(diǎn)的布局， 改變了波峰焊階段電容放電回路，滿(mǎn)足電容對芯片放電 的條件，此點(diǎn)更改后一直延續到后面的版本，因此第一 次更改后的版本都出現過(guò)此芯片的零星下線(xiàn)。 

為驗證以上分析的準確性，將C、D兩款主板改變 過(guò)板方向，從而破壞了電容放電給芯片的放電回路，累計驗證數據超過(guò)3 W，開(kāi)關(guān)電源芯片無(wú)一在線(xiàn)失效案 例，進(jìn)一步佐證了分析的準確性。

4  結論與對策 

4.1 研究結論 芯片生產(chǎn)線(xiàn)失效的原因為同主板的高壓電解電容存 在放電不徹底的情況，當主板經(jīng)過(guò)錫面時(shí)，電容的正極 與芯片1腳的測試點(diǎn)同時(shí)處在錫面，而測試點(diǎn)是與芯片1 腳連通的，同時(shí)電容的負極與芯片的5腳連通，即相當 于電容的正負極分別加在芯片的1腳和5腳，從而將參與 電壓釋放在上，導致芯片過(guò)電失效，原理如圖7所示。 

對于DIP封裝的芯片，無(wú)需依靠測試點(diǎn)，芯片的引 腳直接與錫面接觸，此種情況下，需考慮芯片上高壓電 解電容在主板上的空間布局，同時(shí)要考慮錫面的寬度。 芯片過(guò)電損傷后，其在廠(chǎng)內并不以某種失效形式表現， 但長(cháng)期運行影響芯片及成品可靠性。 

4.2 解決對策 

為減少因高壓電解電容未放電插裝導致的芯片失 效，可選擇以下方案進(jìn)行解決： 

1）PCBA的空間布局滿(mǎn)足電解電容兩正負引腳的連 線(xiàn)垂直波峰焊過(guò)板方向，既確保電容的正負引腳同時(shí)進(jìn) 入錫面，將可能存儲的電放給錫面。 

2）貼片封裝的芯片考慮將其測試點(diǎn)布控在遠離高 壓電解電容的位置，具體是平行過(guò)板方向的距離大于波 峰焊錫爐錫面的距離，DIP封裝芯片考慮芯片本身遠離 高壓電解電容的位置，具體是平行過(guò)板方向的距離大于 波峰焊錫爐錫面的距離，同時(shí)確保與芯片引腳連通的電 容引腳先到達錫面。

參考文獻： 

[1] 袁寶玉, 侯旎璐, 李進(jìn). 電壓檢測芯片失效分析 [J]. 電子產(chǎn)品可 靠性與環(huán)境試驗, 2017, 35(4): 49-56. 

[2] 黃偉華, 陶書(shū)梓. 從鋁電解電容典型失效案例分析看品質(zhì)提升 [J]. 光源與照明, 2013(3): 19-24. 

[3] 潘啟軍, 黃垂兵, 鄧晨. 電解電容與薄膜電容對比分析 [J].海軍 工程大學(xué)學(xué)報, 2014,26(2): 5-9. 

[4] 熊克勇, 項永金, 崔斌, 等. 變頻空調開(kāi)關(guān)電源電路開(kāi)關(guān)芯片 炸失效分析與研究 [J]. 電子產(chǎn)品世界, 2016(2): 40-42. 

[5] 周慧德. 開(kāi)關(guān)電源中鋁電解電容可靠性的研究 [D], 哈爾濱, 哈爾濱工業(yè)大學(xué), 2010.

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2020年第03期第66頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。