高速Serdes技術(shù)的發(fā)展趨勢和挑戰

湛?偉（成都華微電子科技有限公司，成都?610041）

摘?要：本文回顧了Serdes的發(fā)展歷程，提出了Serdes技術(shù)分代及其特點(diǎn)，講述當前國內外Serdes的技術(shù)現狀，以及Serdes技術(shù)的發(fā)展趨勢，對Serdes架構和各模塊技術(shù)演變、關(guān)鍵技術(shù)挑戰進(jìn)行了分析，并從協(xié)議、電路設計、信號完整性、發(fā)展趨勢幾個(gè)維度加以詳細討論。

關(guān)鍵詞：Serdes；PAM4；數據時(shí)鐘；恢復

0 引言

Serdes；PAM4；數據時(shí)鐘；恢復Serdes是英文單詞串行器（Serializer）和解串行器（De-Serializer）的合成詞，可以稱(chēng)之為串行解串器。根據其功能來(lái)講，Serdes就是在發(fā)送端將并行數據轉換為串行數據，在接收端將串行數據恢復為并行數據的電路。

目前，Serdes技術(shù)在有線(xiàn)通信方面已經(jīng)得到了廣泛應用。按照應用連接的類(lèi)型，主要分為芯片與光模塊的互聯(lián)；芯片與芯片的互聯(lián)；以及以太網(wǎng)互連。

以太網(wǎng)接口主要有10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T接口，在跨城市互聯(lián)中將主要用到GE及以上的接口。GE物理接口有1000BASE-X（802.3z標準）和1000BASE-T（802.3ab標準）兩種。未來(lái)的高速率接口（100G或以上）均為GE類(lèi)型，為了與100GE兼容，OTU4標準的制定為100GE，高端路由器廠(chǎng)家目前均可提供100GE，并大部分計劃開(kāi)發(fā)100GE OTN接口 ^[1-2] ?？梢灶A見(jiàn)的是未來(lái)的高速端口將是以太網(wǎng)和OTN這兩種類(lèi)型。

在以并行通信主導的內存顆粒的訪(fǎng)問(wèn)接口領(lǐng)域，也有分別是海力士和AMD主導的HBM（High BandwidthMemory，高帶寬存儲器） ^[3-4] 以及Intel支持、美光主導的HMC（Hybrid Memory Cube） ^[5] 等串行接口，作為與DDR5不同的一種演進(jìn)方向。

由此我們可以看到，Serdes已經(jīng)跟隨通信協(xié)議，廣泛應用在電信、IT和個(gè)人消費電子領(lǐng)域。并且隨著(zhù)通信容量的快速提升，各種通信協(xié)議的單通道數據率也快速提升，例如圖1所示的幾種協(xié)議演進(jìn)。

1 技術(shù)現狀

目前，國際上最先進(jìn)的Serdes單通道為64~128 Gbit/s之間。在功耗方面，除了單通道最大功耗（mW）外，由于電路功耗跟工作的數據率強相關(guān)，所以通常也使用每bit消耗的功耗（pJ/b）來(lái)衡量。在ISSCC 2019會(huì )議上，IBM發(fā)表的單通道128 Gbit/s 1.3 pJ/b的發(fā)送器和100 Gbit/s 1.1 pJ/b的接收器，基本代表了當前國際Serdes技術(shù)的最高水平 ^[6-7] 。

令人注意的是，華為旗下的海思半導體在Serdes領(lǐng)域也有相當先進(jìn)的技術(shù)，已經(jīng)形成了從45 nm～7 nm工藝，10 Gbit/s～64 Gbit/s的多款I(lǐng)P核，并在近百款芯片中商用。在2018年和2019年的ISSCC會(huì )議上，華為加拿大研究所先后發(fā)表了基于臺積電16 nm 64 Gbit/s和7 nm 60 Gbit/s的Serdes，并且接近商用，代表著(zhù)國產(chǎn)Serdes技術(shù)的最高水平 [8-9] 。

另外，清華大學(xué)、北京大學(xué)、東南大學(xué)等院校在Serdes領(lǐng)域研究也取得了很大的進(jìn)步，有多篇32Gbit/s、40Gbit/s、50Gbit/s的學(xué)術(shù)成果 ^[10-13] 。

2 發(fā)展歷程

Serdes技術(shù)的發(fā)展，依本文作者觀(guān)點(diǎn)，可以分為以下幾個(gè)階段。

第1階段：?jiǎn)瓮ǖ罃祿实陀? Gbit/s，工藝一般采用45 nm及以上。此時(shí)Serdes數據率相對較低，對Serdes電路設計、鎖相環(huán)（PLL）的指標、鏈路信號完整性要求較低，接收端（Receiver，RX）采用固定CTLE參數等可以滿(mǎn)足需求。

第2階段：?jiǎn)瓮ǖ罃祿蕪? Gbit/s～15 Gbit/s，工藝水平一般在28 nm～45 nm。此時(shí)，對PLL設計指標要求提升，而且RX的連續時(shí)間線(xiàn)性均衡器（Continuous time linear equalizer，CTLE）、判決反饋均衡器（Decision Feedback Equalizer，DFE）要求采用自適應等算法，使得在不同鏈路應用場(chǎng)景下獲得CTLE最優(yōu)配置，還能根據高低溫變化帶來(lái)的鏈路信號完整性變化，動(dòng)態(tài)調整接收DFE參數，使得誤碼率在協(xié)議規定范圍以?xún)取?/p>

第3階段：?jiǎn)瓮ǖ罃祿蕪?5 Gbit/s到30 Gbit/s，工藝水平一般在16 nm到28 nm。工藝參數對電路的影響、功耗等問(wèn)題變得更為突出，需要更加精細的設計電路以及封裝、單板、連接器等。

第4階段：?jiǎn)瓮ǖ雷罡邤祿蚀笥?0 Gbit/s以上，采用16 nm甚至更先進(jìn)的工藝水平。通常在30 Gbit/s以下的應用可以采用傳統的NRZ編碼，30 Gbit/s以上的應用需要考慮采用PAM-4編碼，通過(guò)犧牲信號的幅度來(lái)?yè)Q取時(shí)序上的寬裕。因此，Serdes架構有了很大變化，通常會(huì )采用DSP和高速ADC等技術(shù)來(lái)處理PAM-4編碼 ^[14-19] 。

一個(gè)完整的Serdes系統，包括參考時(shí)鐘，PLL，上層協(xié)議，編解碼，發(fā)送端（Transmitter，TX），信道，接收端（RX）等部分組成。其中有源器件主要是芯片本身如Serdes的收發(fā)端，外部的ESD防護器件，光模塊等；無(wú)源器件包括單板、背板及走線(xiàn)，AC耦合電容連接器，背板，SMA頭，線(xiàn)纜等。

下面，我們進(jìn)一步從這些方面討論Serdes的發(fā)展趨勢和挑戰。

3 協(xié)議

Serdes通常作為通信協(xié)議的物理層的物理介質(zhì)（PMA）子層部分，由此要嚴格準從協(xié)議規定。Serdes作為一個(gè)芯片的底層模塊，除了滿(mǎn)足單一的通信協(xié)議數據率越來(lái)越高的挑戰，基于成本等考慮，通常還要求同一個(gè)Serdes IP核能夠兼容多種協(xié)議。

從Serdes設計的角度，常見(jiàn)的通信協(xié)議可以分為幾大類(lèi)別。

第1類(lèi)：普通的協(xié)議。此類(lèi)協(xié)議除了數據率，位寬及其電氣參數差異外，沒(méi)有對Serdes提出其他特殊要求。

第2類(lèi)：PCIE、SAS、SATA等協(xié)議。這幾種協(xié)議，要求根據鏈路的惡劣情況進(jìn)行調整速率，即速率可自協(xié)商，這時(shí)Serdes可以被上層控制。并且由于多應用在個(gè)人電腦、數據中心等領(lǐng)域，對EMI輻射有要求，所以要求Serdes有對擴頻時(shí)鐘（SSC）的產(chǎn)生和接收能力。并且PCIE支持熱插拔，由此要能夠檢測對端器件是否在位，滿(mǎn)足熱插拔需求。另外還要支持功耗管理等功能 ^[20-21] 。

第3類(lèi)：PON協(xié)議。此類(lèi)協(xié)議要求支持連續（Continue）收發(fā)和突發(fā)（Burst）收發(fā)模式，而一般CDR會(huì )對連續長(cháng)時(shí)間的1信號或者0信號產(chǎn)生鎖定異常，因此CDR需要特殊的架構才能滿(mǎn)足此類(lèi)協(xié)議的要求 ^[22] 。

4 鎖相環(huán)

常見(jiàn)的鎖相環(huán)通?；贚C振蕩器（LC VCO）或者環(huán)形振蕩器（Ring VCO）結構。

環(huán)形振蕩器易集成、面積小、且容易產(chǎn)生多相位的時(shí)鐘。LC振蕩器的電感占用芯片面積較大，設計難度較高，優(yōu)點(diǎn)是相噪性能更好。但是隨著(zhù)Serdes數據率的提高，電感越小諧振頻率越高，所以電感占用面積大的缺點(diǎn)有所緩解。反而是環(huán)形振蕩器PLL的功耗、相噪等問(wèn)題，無(wú)法滿(mǎn)足更高的要求。但是隨著(zhù)Serdes對PLL頻率、相噪、功耗等提出了越來(lái)越高的要求。在10 Gbps以上的Serdes設計中，通常會(huì )使用基于LC VCO的PLL，以獲得更好的相噪水平。

從LC VCO-PLL和ring VCO-PLL的性能比較我們可以看出：LC VCO-PLL在抖動(dòng)方面具有較大優(yōu)勢，在約（4~5）GHz以下的低頻應用時(shí)，ring VCO-PLL在功耗和面積上有一定優(yōu)勢。但隨著(zhù)頻率的更加，ringVCO需要更大的電流來(lái)提高振蕩頻率，LC VCO占最大面積的電感和電容器件將更小，所以功耗和面積缺點(diǎn)不再那么突出了。

一般來(lái)說(shuō)，在5~8 GHz以下的應用中，基于ringVCO的PLL是可行的。如果在更高的頻率，基于LCVCO的PLL更為合適。

5 發(fā)送端

發(fā)送端主要功能包括如下。

串行器：將并行信號轉換為串行信號。

前饋均衡器（FFE）：實(shí)現預加重或者去減重，以補償信道對信號的衰減作用。

驅動(dòng)器：提過(guò)對輸出信號擺幅、上升下降沿等可調的驅動(dòng)能力。

串行器的核心是多路復用器電路，常見(jiàn)的有3類(lèi)：一步式的多路復用器，二進(jìn)制的多路復用器，多種復用器組合不均勻串行器，如圖3所示。

一種8:1的多路復用器如圖4所示。Phs0~Phs7是同頻率但等相位差的時(shí)鐘，只有在Phs7和Phs4同時(shí)為高時(shí)，數據D7B和D7才能被送出；只有在Phs0和Phs5同時(shí)為高時(shí)，數據D0B和D0才能被送出，依次類(lèi)推。

循環(huán)的等相位差時(shí)鐘，將數據D0~D7和D0B ~D7B依次串行高速輸出，即可達到并行轉串行的目的。此類(lèi)結構優(yōu)點(diǎn)在于電路簡(jiǎn)單，缺點(diǎn)是難以應用在數據位寬較寬的場(chǎng)景。而且在高速并串轉換時(shí)，對時(shí)鐘相位的抖動(dòng)等要求很高，而變得難以實(shí)現。也就是說(shuō)，一步式復用器的最高工作速率低于二進(jìn)制復用器，所以一步式復用器一般應用在低速Serdes并串轉換電路中，或者作為不均勻串行器的第1級。

不均勻復用器，既可以靈活配置位寬，也避免了一步式復用器對多相時(shí)鐘的高指標要求，并且比二級制復用器更高效，因此是一種很適合高速串行器的結構。

發(fā)送端的驅動(dòng)端電路，常見(jiàn)的是CML和SST結構。

CML結構本身方便電流疊加，所以很容易實(shí)現預加重功能。但是輸出擺幅與輸出阻抗和驅動(dòng)電流的乘積相關(guān)，輸出阻抗通常又被限制在50~100 Ω，因此要獲得大擺幅就必須使用較大的驅動(dòng)電流，使得功耗居高不下。這在功耗問(wèn)題日益突出的今天，已經(jīng)變得無(wú)法接受。

文獻^[24]中的兩種不同阻抗調整方式的SST結構如圖所示，SST結構的輸出擺幅與其電源電壓直接相關(guān)，一般來(lái)說(shuō)產(chǎn)生同樣擺幅，SST結構的功耗只有CML結構的1/4左右，因此在10 Gbps以上的Serdes中越來(lái)越受到青睞。

但是SST結構的預加重信號疊加相比CML結構更為復雜。使問(wèn)題更加困難的是，采用并聯(lián)SST等結構來(lái)實(shí)現預加重功能時(shí)，由于開(kāi)關(guān)的MOS管數量不同，阻抗匹配難以保證。因此，通常需要阻抗校準電路和狀態(tài)機來(lái)保證初始化時(shí)，Serdes 發(fā)送端的阻抗能夠匹配在差分100 Ω左右。

6 接收端

信道的插損與信號頻率成正比，頻率越高衰減越大。所以隨著(zhù)Serdes數據率提升，信道的衰減也越來(lái)越嚴重。為了補償信道的衰減，通常需要在發(fā)送端預加重功能和接收端均衡功能。接收端的均衡器一般由CTLE和DFE構成。CTLE和DFE已經(jīng)廣泛應用于當前的Serdes架構中。

RX設計面臨的幾個(gè)挑戰是：更優(yōu)的DFE拓撲和CDR拓撲，以及更優(yōu)的自適應算法。

DFE架構經(jīng)歷了全速直接DFE（Full rate directDFE）、半速直接DFE（Half rate direct DFE）、展開(kāi)全速DFE（Full rate unrolled DFE）、展開(kāi)半速DFE（Unrolled half rate DFE）和多路復用半速DFE（Multiplexed half rateDFE）等結構。由于展開(kāi)式和多路復用等結構，不用通過(guò)電流加法電路對DFE tap進(jìn)行求和，而使得時(shí)序比直接式DFE更寬松，更適合用于解決速率提升帶來(lái)的時(shí)序緊張問(wèn)題。

根據RX輸入數據和本地時(shí)鐘之間的相位關(guān)系，可以把CDR體系結構分為3類(lèi) ^[25] 。

1）使用反饋相位跟蹤的拓撲，包括基于鎖相環(huán)結構的CDR（PLL based CDR）、延遲鎖定回路（DLLbased CDR）、相位插值器（Phase interpolatorbased CDR）和注入鎖定（Injection-locked basedCDR）結構。

2）無(wú)反饋相位跟蹤的過(guò)采樣（Over-sampling）拓撲。

3）使用相位對準但無(wú)反饋相位跟蹤的拓撲，包括門(mén)控振蕩器（Gated oscillator）和高Q值帶通濾波器結構。

也可根據應用場(chǎng)景將CDR分為突發(fā)模式和連續模式的CDR。突發(fā)模式系統通常用于點(diǎn)對多點(diǎn)應用中，不同的發(fā)送方在突發(fā)之間傳輸具有靜默時(shí)間間隔的包數據。

每當請求傳輸數據包時(shí)，數據傳輸鏈路被重新激活，并且在其他時(shí)間保持不活動(dòng)狀態(tài)，如以太網(wǎng)無(wú)源光網(wǎng)絡(luò )（EPON）、千兆無(wú)源光網(wǎng)絡(luò )（GPON）等。突發(fā)模式CDR結構一般采用無(wú)反饋相位跟蹤的拓撲結構，如門(mén)控振蕩器和過(guò)采樣技術(shù)?；谙辔徊逯灯鞯腃DR不存在抖動(dòng)峰值或穩定性問(wèn)題，具有無(wú)限的相位捕獲范圍，但存在量化誤差。

因此，需要根據芯片不同的應用場(chǎng)景來(lái)選擇最佳的Serdes CDR結構。

自適應算法可以由數字邏輯狀態(tài)機來(lái)執行，也可以固件的形式燒錄在片上MCU中執行。例如PCIE等協(xié)議在速率切換時(shí)，要求24 ms以?xún)冗_到規定的誤碼率以下，否則協(xié)商失敗，留給自適應執行的時(shí)間非常有限。

因此，就需要設計合理的自適應算法，或者提高狀態(tài)機或者M(jìn)CU的運行頻率，才能符合協(xié)議要求。

7 信號完整性

由于頻率越高插損越大的鏈路參數特性，隨著(zhù)Serdes通道的數據率越高，對芯片封裝、在測試時(shí)常用的Socket夾具、PCB走線(xiàn)處理、連接器等構成的信號完整性也越敏感。高速Serdes對PCB走線(xiàn)的信號完整性提出了越來(lái)越嚴苛的要求，例如PCB板材的選取，過(guò)孔的處理，是否需要背鉆等等，都是信號完整性所要考慮的問(wèn)題。

在5~8 Gbit/s以下的Serdes單板PCB設計時(shí)，一般選擇常用的FR4級別板材就能滿(mǎn)足信號完整性的要求；在更高速的PCB應用時(shí)，則要考慮M4、M6或者同級別的PCB板材。同時(shí)，需要對過(guò)孔進(jìn)行埋孔、背鉆等做特殊處理，這樣也大幅增加了投板成本。

8 結論

通信業(yè)務(wù)對于Serdes數據率的需求日益增長(cháng)，當前基于CMOS工藝實(shí)現的Serdes最高單通道數據率已經(jīng)達到128 bit/s，無(wú)論對于CMOS電路設計還是鏈路信號完整性，單通道數據率的進(jìn)一步提高已經(jīng)變得越來(lái)越困難。與此同時(shí)，很多系統應用對Serdes的功耗的還有苛刻的要求，也是設計人員面臨的巨大挑戰之一。

硅光子技術(shù)可以基于硅和硅襯底材料，利用CMOS制程將電信號轉換為光信號傳輸。光替代鏈路的銅線(xiàn)，可以得到很好的傳輸數據率和極低的損耗。如果硅光子技術(shù)獲得突破和成熟，加上單板的光走線(xiàn)，可以實(shí)現芯片與芯片之間的光互聯(lián)，那么，Serdes技術(shù)的側重點(diǎn)會(huì )變得很大的不同，將對驅動(dòng)能力要求大大的降低。因此，硅光子技術(shù)是一種極具可能性的演進(jìn)方向 ^[26-28] 。參考文獻

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作者簡(jiǎn)介：

湛偉（1981—），男，碩士，副主任工程師，主要研究方向：Serdes電路設計與應用，E-mail：zhanweisu33@126.com。

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2019年第9期第48頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。