基于A(yíng)SIC的功耗評估與優(yōu)化設計

Power estimation and optimization based on ASIC design

尹遠，黃嵩人
（湘潭大學(xué)物理與光電工程學(xué)院，湖南 湘潭 411105）

       摘要：隨著(zhù)芯片設計的復雜度和規模越來(lái)越大，現如今ASIC芯片的功耗要求也越來(lái)越高。低功耗設計作為一個(gè)重要目標，需要設計者格外重視^[1] 。在本文中，首先討論了功耗的組成及來(lái)源，闡述了在設計初期的功耗評估，以及功耗優(yōu)化的思路^[1] 。接著(zhù)描述了功耗優(yōu)化的具體操作技巧，其中詳細描述了時(shí)鐘門(mén)控的原理、實(shí)現流程等，最后對功耗優(yōu)化的效果進(jìn)行分析和比較。
      關(guān)鍵詞：低功耗設計；功耗評估；功耗優(yōu)化；時(shí)鐘門(mén)控

　　0 引言

       隨著(zhù)便攜式導向的消費類(lèi)電子產(chǎn)品的需求不斷增大，便攜式電子設備的低功耗需求、基于可靠性與性能影響的考慮、芯片設計及制造的成本影響等，都體現了低功耗設計的需求和必要性。因而對功耗要求也越來(lái)越高，低功耗設計已逐漸成為衡量電子產(chǎn)品是否成功的重要指標，使得芯片設計者也越來(lái)越重視對功耗的優(yōu)化設計。近來(lái)工藝技術(shù)的快速提高，面積、速率、溫度等性能要求不斷提升，這些改變對芯片的功耗優(yōu)化設計有著(zhù)很重要的影響。尤其對于追求低功耗、微型化、高可靠性等目標的ASIC芯片來(lái)說(shuō)，更是面臨著(zhù)不小的挑戰。
　　本文將介紹芯片功耗的來(lái)源和構成，及其基本概念。然后介紹芯片的功耗的評估計算方法和途徑，提出在A(yíng)SIC芯片設計中進(jìn)行功耗優(yōu)化的思路，同時(shí)結合EDA工具輔助實(shí)現，介紹對芯片設計初期階段的核心功耗進(jìn)行優(yōu)化的具體操作流程，最后進(jìn)行功耗優(yōu)化后的分析。
　　1 功耗的構成

　　功耗的構成按照類(lèi)型分類(lèi)，主要由動(dòng)態(tài)功耗和靜態(tài)功耗兩部分構成，通常動(dòng)態(tài)功耗占芯片整體功耗的絕大部分 [2] 。
　?。?）動(dòng)態(tài)功耗，是電路在工作時(shí)所消耗的能量。
　　對于CMOS電路，動(dòng)態(tài)功耗又分為開(kāi)關(guān)功耗和短路功耗，即P_Dynamic =P_switch +P_internal^[3] 。開(kāi)關(guān)功耗也稱(chēng)為翻轉
功耗（Switching Power），由電路翻轉時(shí)對負載電容充放電引起，即

　　短路功耗也叫內部功耗（Internal Power），在輸入翻轉時(shí)PMOS和NMOS同時(shí)導通的瞬間電流形成，即P_internal =V_DD ·T_r·Q_x^[4]。

　?。?）靜態(tài)功耗，是在電路沒(méi)有翻轉只供電的情形下，晶體管中漏電流造成的功耗，所以也叫漏電功耗（Leakage Power），公式為P_leakage=V_DD·I_leakage。靜態(tài)功耗的來(lái)源有幾種方式，很大比例是由源極和漏極之間的亞閾值漏電流造成，另外還有柵極漏電流、柵極和襯底之間的隧道漏電流等引起的漏電功耗。
　　上述公式中，V_DD為電路供電電壓，C為門(mén)電路的等效電容負載，T_r為信號的翻轉率，為一次翻轉過(guò)程中電源到地的電荷量，I_leakage為泄漏電流。

　　2 功耗的評估
　　功耗評估是低功耗設計中的重要內容，在芯片設計的各個(gè)階段，都有相應的方法去評估功耗，提前幫助設計者更科學(xué)有效的做好功耗優(yōu)化。
　　2.1 功耗評估方法
　　在設計前期階段，對功耗的估算主要可以通過(guò)手動(dòng)計算和工具自動(dòng)評估。
　?。?）手動(dòng)計算：通過(guò)對功耗來(lái)源的分析，根據功耗總公式P=P_switch+P_internal+P_leakage，再結合工藝庫中有關(guān)功耗的信息，進(jìn)行理論估計。根據上文中提到的公式，可以由重要的參數進(jìn)行功耗的具體估算，再根據不同的條件在工藝庫中查找對應的信息。工藝庫中包含了標準單元的功耗信息，在使用軟件或手動(dòng)對RTL級代碼和門(mén)級網(wǎng)表做功耗分析時(shí)，都需要用到。
　?。?）工具自動(dòng)評估：在RTL級代碼完成后，可以通過(guò)Spyglass等軟件進(jìn)行低功耗的代碼風(fēng)格檢查，找出可進(jìn)行優(yōu)化的邏輯模塊。一般常用Synopsys公司的工具（從屬于Design Compiler），對RTL級和門(mén)級網(wǎng)表進(jìn)行分析并優(yōu)化。
　　由于電路級的功耗評估的延時(shí)過(guò)多，需要大量的時(shí)間和資源，所以在工業(yè)實(shí)踐中很少采用。實(shí)際的功耗分析常對設計初期的RTL級和門(mén)級網(wǎng)表進(jìn)行，通過(guò)工具自動(dòng)計算出功耗的數值，因是在理想情況且忽略了包括物理設計等因素，所以獲得的結果不夠精確，但對低功耗設計具有重要的指導作用。物理設計完成后可通過(guò)Prime Time PX工具精確計算功耗，不過(guò)屆時(shí)再降低功耗收益就小了。
　　2.2 功耗評估流程

　　在實(shí)際大規模的集成電路項目中，通過(guò)手工計算功耗是不現實(shí)的，一般需要借助EDA工具。以Power Compiler來(lái)說(shuō)，功耗的分析主要兩種方法，分別是設置翻轉率（無(wú)向量分析法）和仿真分析法，都需要獲取每個(gè)節點(diǎn)的開(kāi)關(guān)行為情況。
　　仿真分析法更方便精確，其關(guān)鍵是獲得文件，本質(zhì)是一種記錄開(kāi)關(guān)動(dòng)態(tài)行為的內部交換格式的文件，后用軟件讀取進(jìn)行功耗分析。SAIF文件可由VCS等仿真工具對RTL級電路仿真或者門(mén)級網(wǎng)表電路仿真后得到，之后便可進(jìn)行功耗分析[5] 。
　　3 功耗的優(yōu)化

　　3.1 功耗的優(yōu)化思路

　　一般而言，可利用自頂向下的方法進(jìn)行低功耗設計的思考，而且優(yōu)化的抽象層級越高，越能獲得顯著(zhù)的功耗降低效果。首先應從系統與架構級層面思考功耗優(yōu)化，然后思考在RTL級與門(mén)級進(jìn)行低功耗設計的方法。
　?。?）系統與架構級功耗優(yōu)化：在設計初期的系統結構層級，可以通過(guò)優(yōu)化算法使得如加法器、乘法器、存儲等資源和操作的使用最小化，實(shí)現對硬件資源的合理配置與使用。也可以增加休眠待機模式，減少芯片不必要的工作時(shí)間。
　?。?）合理選擇并行或者流水線(xiàn)技術(shù)，可以適當降低功耗。采用并行處理可以降低系統工作頻率，從而可降低功耗^[6]。流水線(xiàn)技術(shù)（Pipeline）是將組合邏輯系統地拆分，并在各級之間插入寄存器，這樣每一步小操作的時(shí)間減小，可提高工作頻率，又能并行執行提高處理速度，還能以較低的電壓來(lái)驅動(dòng)系統。
　?。?）邏輯優(yōu)化與資源共享：RTL級代碼設計時(shí)可進(jìn)行邏輯優(yōu)化，減少硬件資源消耗。使用良好的編碼風(fēng)格，利用數據編碼來(lái)降低開(kāi)關(guān)活動(dòng)，例如用格雷碼比用二進(jìn)制碼翻轉更少，功耗更低^[6]。簡(jiǎn)化狀態(tài)機，降低每次工作的狀態(tài)機的寄存器數量，為功耗降低提供了可能性。進(jìn)行邏輯共享，提高如FIFO、查找表、RAM存儲資源的利用率。
　　此外在RTL級與門(mén)級中，常采用的低功耗設計技術(shù)是時(shí)鐘門(mén)控^[7]。

　　3.2 時(shí)鐘門(mén)控

　　3.2.1 時(shí)鐘門(mén)控原理

　　動(dòng)態(tài)功耗是芯片功耗主要部分，是由電路翻轉引起負載電容的充放電，所以降低電路中冗余的翻轉動(dòng)作，關(guān)閉未工作時(shí)的電路的時(shí)鐘網(wǎng)絡(luò )使其處于靜態(tài)，是一種降低功耗的重要思路。時(shí)鐘門(mén)控技術(shù)通過(guò)控制時(shí)鐘的翻轉，降低電路的翻轉率，從而達到降低動(dòng)態(tài)功耗的目的，使用門(mén)控時(shí)鐘技術(shù)能有效降低芯片的系統動(dòng)態(tài)功耗，所以在低功耗設計中使用較多，廣泛應用于大規模集成電路設計中^[2]。

　　如圖2所示，通過(guò)門(mén)控單元控制時(shí)鐘信號的翻轉，從而實(shí)現對寄存器或模塊的工作時(shí)鐘的開(kāi)關(guān)控制，決定數據是否向下一級邏輯傳播。避免了冗余信號的翻轉，從而降低了電路的動(dòng)態(tài)功耗^[8]。
　　隨著(zhù)設計規模的增大，通過(guò)手動(dòng)方式添加時(shí)鐘門(mén)控邏輯效率很低，因而目前業(yè)界主流是通過(guò)EDA工具在綜合階段根據RTL級代碼的特點(diǎn)自動(dòng)插入時(shí)鐘門(mén)控邏輯^[2]。
　　3.2.2 時(shí)鐘門(mén)控單元的選擇

　　時(shí)鐘門(mén)控的實(shí)現方式有多種，最常用的是free和Latch-based。Latch-free類(lèi)型時(shí)鐘門(mén)控一般是由結構簡(jiǎn)單的與門(mén)或者或門(mén)電路組成，但對時(shí)序要求較高。比如由與門(mén)組成的電路波形圖中時(shí)鐘信號CLK和使能信號EN相與，得到的門(mén)控時(shí)鐘GCLK出現了毛刺，影響了電路的穩定性^[2]。因此大部分設計使用Latch-based時(shí)鐘門(mén)控電路，其電路圖如下：

　　3.2.3實(shí)現流程

　　上圖描述了利用DC工具插入時(shí)鐘門(mén)控單元的流程，首先是選定時(shí)鐘門(mén)控類(lèi)型，然后讀取RTL設計文件、定義時(shí)鐘策略，再插入指定類(lèi)型的時(shí)鐘門(mén)控單元，最后邏輯綜合的過(guò)程^[2] 。其中選取時(shí)鐘門(mén)控類(lèi)型是最關(guān)鍵的環(huán)節，具體命令如下：指定使用基于latch的門(mén)控電路類(lèi)型，-minimum_bitwidth意味著(zhù)一個(gè)門(mén)控時(shí)鐘至少需要3個(gè)寄存器，指定時(shí)鐘上升沿/下降沿觸發(fā)的寄存器所用的門(mén)控單元，-setup/hold指定的是setup/hold time的約束，-maxfanout指定的是最大扇出數^[5]。另外可以查看工具手冊，進(jìn)行更多自定義選擇。
　　3.2.4 結果分析

　　基于某ASIC工程在臺積電90 nm工藝下進(jìn)行實(shí)踐，獲得的結果如下：被時(shí)鐘門(mén)控的寄存器占比達90%，因而能控制寄存器翻轉，可有效降低動(dòng)態(tài)功耗。統計功耗優(yōu)化前后的具體數據，如表1所示。在90 nm工藝下，從DC綜合后獲得的信息來(lái)看，可以直觀(guān)看出功耗降低效果顯著(zhù)，面積也節省了約37%，實(shí)踐證明時(shí)鐘門(mén)控技術(shù)是一種行之有效的降低功耗的方法。
　　4 結論

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2019年第3期第1頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處在目前日趨復雜的芯片設計中 ， 更 加 追 求 性能、面積、功耗等設計目標，低功耗優(yōu)化設計已是重要指標之一。本文從設計需求實(shí)際出發(fā)，首先分析了功耗的構成及來(lái)源，然后闡述了功耗評估的方法，最后基于A(yíng)SIC設計重點(diǎn)講述了功耗優(yōu)化的若干方法，并對時(shí)鐘門(mén)控技術(shù)做主要說(shuō)明，并實(shí)踐證明獲得了顯著(zhù)的功耗降低效果^[1]。
　　影響功耗的因素眾多，優(yōu)化的方法也很多，需要結合項目實(shí)際，在不同的設計階段綜合運用不同的優(yōu)化方法來(lái)降低功耗，全局綜合考慮，以達到功耗、性能、面積等多方面的優(yōu)化提升^[9]。

　　參考文獻
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　　作者簡(jiǎn)介：
　　尹遠（1993-），男，湖南張家界人，碩士研究生，主要研究方向：數字集成電路設計。
　　黃嵩人（1972-），男，江蘇無(wú)錫人，碩士研究生導師，主要研究方向：SOC設計，射頻識別技術(shù)。

本文來(lái)源于科技期刊《電子產(chǎn)品世界》2019年第4期第54頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處