Speedcore eFPGA 在汽車(chē)智能化中的應用

　　概述

　　無(wú)論一輛汽車(chē)它是21世紀20年代初的輔助駕駛汽車(chē)，即帶有用于信息娛樂(lè )系統、傳動(dòng)系統和自主駕駛員輔助系統(ADAS)的智能子網(wǎng)的汽車(chē)，還是未來(lái)3級 (Level 3)及以上的自動(dòng)駕駛汽車(chē)(在車(chē)流中駕駛時(shí)只需最少的人力輔助)，網(wǎng)絡(luò )化交通系統對硬件加速的需求正在迅猛增長(cháng)。幾年前，由Nvidia，Mobileye和其他以CPU為中心的供應商推出的最受青睞的汽車(chē)智能模型都假設了一個(gè)集中式汽車(chē)網(wǎng)絡(luò )，其中由帶有增強DSP功能的多核RISC CPU來(lái)管理一套專(zhuān)用的子網(wǎng)絡(luò )?，F在，關(guān)注點(diǎn)正在迅速轉向分布式汽車(chē)智能化，其中包含帶有相關(guān)視覺(jué)系統的復雜相機，具有來(lái)自物聯(lián)網(wǎng)世界的傳感器中樞架構的傳感器子網(wǎng)絡(luò )、以及用于車(chē)載信息娛樂(lè )系統(IVI)和ADAS的附加子網(wǎng)絡(luò )、以及傳動(dòng)系統/動(dòng)力系統子網(wǎng)絡(luò )，共同協(xié)作來(lái)實(shí)現自動(dòng)駕駛汽車(chē)功能。

　　雖然Achronix預計未來(lái)的傳統車(chē)輛和自動(dòng)駕駛車(chē)輛最喜歡的架構都將是分布式架構，但是任何一種網(wǎng)絡(luò )都需要比目前已經(jīng)實(shí)現的架構更多的后備協(xié)處理能力。汽車(chē)網(wǎng)絡(luò )中預期的分布式計算架構將是異構的，需要從網(wǎng)絡(luò )控制到利用深度學(xué)習節點(diǎn)的并行對象識別的混合計算資源。結果，豪華輔助駕駛汽車(chē)中目前CPU的基數多達100個(gè)，而在自動(dòng)駕駛汽車(chē)中可能會(huì )增加到幾百個(gè)CPU。傳感器中樞將需要后備圖像處理來(lái)實(shí)現扭曲和拼接效果;以太網(wǎng)需要IP進(jìn)行數據包過(guò)濾/監控，以及與傳統CAN和FlexRay網(wǎng)絡(luò )的特殊橋接。在第一代汽車(chē)架構中使用整數個(gè)CPU和GPU，將遷移到需要可編程加速的高度專(zhuān)業(yè)化計算節點(diǎn)。

　　為了優(yōu)化芯片面積和功率效率，在未來(lái)的汽車(chē)平臺上，相比固定功能的SoC或傳統的FPGA，將Speedcore?嵌入式FPGA(eFPGA)硅知識產(chǎn)權(IP)集成到SoC中以提供客戶(hù)可配置功能，是實(shí)現快速切換協(xié)處理的一個(gè)最佳選擇 。要了解更多關(guān)于處理過(guò)程的演變，請參見(jiàn)Achronix白皮書(shū)(WP008)：SoC中的EFPGA加速 - 了解Speedcore IP設計流程。

　Speedcore eFPGA IP在異構汽車(chē)數據處理中的獨特作用

　　Speedcore eFPGA IP可以集成到ASIC或SoC中，以提供定制的可編程邏輯陣列?？蛻?hù)指定他們的邏輯、內存和DSP資源需求，然后Achronix配置Speedcore IP以滿(mǎn)足他們的特定需求。Speedcore查找表(LUT)、RAM模塊和DSP64模塊可以像積木一樣進(jìn)行組合，為任何給定應用創(chuàng )建最佳的可編程邏輯陣列。Speedcore eFPGA IP在汽車(chē)網(wǎng)絡(luò )集成方面提供獨特的優(yōu)勢，無(wú)論是在現有設計中取代一個(gè)FPGA還是增強一個(gè)ASIC。

• 　　 更高的性能 – 一個(gè)eFPGA通過(guò)寬闊的并行接口直接連接(無(wú)I / O緩沖器)到ASIC，提供顯著(zhù)更高的吞吐量，延遲僅為個(gè)位數的時(shí)鐘周期。 在需要對迅速變化的交通狀況進(jìn)行實(shí)時(shí)響應時(shí)，延遲非常重要。

• 　　 更低的功耗：

• 　　 可編程I / O電路的功耗占獨立FPGA總功耗的一半。一個(gè) eFPGA直接連接到SoC，完全消除了大型可編程I / O緩沖器，從而降低了功耗。

• 　　 一個(gè)eFPGA的面積可以根據最終應用的要求精確定制，并且可以調整工藝技術(shù)以實(shí)現性能和功耗的平衡。

• 　　 更低的系統成本：

• 　　 一個(gè)eFPGA的片芯占用面積比等效的獨立FPGA小得多，這是因為可編程I / O緩沖器，未使用的DSP和存儲器模塊以及過(guò)度配置的LUT和寄存器都全部被移除。

• 　　 借助Speedcore定制模塊，可將定制功能作為附加模塊添加到eFPGA邏輯陣列中，并與傳統的LUT、RAM和DSP構建模塊一起添加。這種高效的實(shí)施方式極大地降低了片芯尺寸面積，最大限度地降低了功耗，其總體結果就是，大大降低了系統成本。有關(guān)更多詳細信息，請參閱Achronix白皮書(shū)(WP009)：使用Speedcore定制模塊來(lái)增強eFPGA功能。

• 　　 更高的系統可靠性和良率 - 將FPGA功能集成到ASIC中，可以提高系統級信號完整性，并消除了在PCB上安裝一個(gè)獨立FPGA相關(guān)聯(lián)的可靠性和良率損失。

　　以ADAS為中心的處理模型

　　由于多個(gè)視覺(jué)處理系統的融合被認為是駕駛輔助和自動(dòng)駕駛車(chē)輛的核心，所以先進(jìn)駕駛員輔助系統(ADAS)在未來(lái)的汽車(chē)架構中保持了核心地位，即使被認為是管理者中的管理者的多核視覺(jué)處理器，也已經(jīng)部分被取代了。涉及DSP和整數密集型任務(wù)兩者的圖像實(shí)時(shí)處理，最初被認為是從靜態(tài)相機或視頻圖像中提取信息以確定對象類(lèi)型、位置和速度的問(wèn)題。隨著(zhù)設計人員為自動(dòng)駕駛車(chē)輛做準備，ADAS處理器的角色已經(jīng)擴展到包括視覺(jué)、紅外、超聲波、激光雷達(LIDAR)和雷達圖像的融合。在傳統的SoC和協(xié)處理器套件中，圖像預處理與CPU分開(kāi)執行，并且必須通過(guò)一個(gè)或多個(gè)高速總線(xiàn)與CPU連接。即使ADAS架構的總線(xiàn)延遲得到改善，當協(xié)處理器在單獨的芯片中實(shí)現時(shí)，也會(huì )付出延遲的代價(jià)。因此，將eFPGA IP與統一ADAS架構中的CPU相結合，以確保在快速變化的交通狀況中有視覺(jué)、紅外或雷達警報的快速響應，這是可以驗證的最有效的方式。

　　將多個(gè)傳感器源與一個(gè)ADAS內核集成在一起，提供了Speedcore IP與一個(gè)CPU并行嵌入的一種理想應用場(chǎng)景。 Speedcore IP支持客戶(hù)將一個(gè)定制的可編程邏輯陣列嵌入到具有專(zhuān)用計算資源的標準化ASIC平臺中(請參見(jiàn)下圖，并請參閱第4頁(yè))。在實(shí)踐中，這種集成化可以將從圖像源匯總的數據寫(xiě)入CPU的緩存，而不是寫(xiě)入獨立的SDRAM。 減少CPU的中斷意味著(zhù)對移動(dòng)中汽車(chē)視野里的物體有更多的實(shí)時(shí)響應。

　　視覺(jué)處理器(通常來(lái)自相機輸入的2D圖像，盡管已包括越來(lái)越多的3D圖像)可以依靠多年來(lái)在邊緣提取、格式轉換、色彩平衡和分辨率變化方面積累的圖形處理器研究。包括Ceva和Synopsys在內的一些處理器IP供應商，也在對象分類(lèi)和識別中提升了卷積神經(jīng)網(wǎng)絡(luò )的價(jià)值。以Nvidia為代表的，在這兩個(gè)領(lǐng)域都有經(jīng)驗的CPU供應商，已經(jīng)試圖在傳統的CPU / GPU任務(wù)與特定的神經(jīng)網(wǎng)絡(luò )模式識別引擎之間取得平衡。對于汽車(chē)中的神經(jīng)網(wǎng)絡(luò )子架構，正從需要高精度浮點(diǎn)DSP的早期成熟架構遷移到能夠使用低精度DSP內核的自我培訓推理引擎，Speedcore DSP64模塊為新的深度學(xué)習架構提供了大量的開(kāi)銷(xiāo)。 對ADAS和視覺(jué)處理演變的一個(gè)共同認識是，實(shí)時(shí)汽車(chē)的態(tài)勢感知永遠不會(huì )有一個(gè)最佳的集中式ADAS處理器或SoC?？偸菚?huì )有意想不到的協(xié)同處理和加速任務(wù)被添加到ADAS中心內核中。

　　任何ADAS處理器固有的兩項附加功能是傳感器融合/中樞集成和網(wǎng)絡(luò )轉換。前者涉及將來(lái)自各種傳感器的信息進(jìn)行組合和關(guān)聯(lián)：包括CMOS圖像、紅外、激光雷達和新興的小型化雷達等傳感器。網(wǎng)絡(luò )轉換是指以太網(wǎng)的主干網(wǎng)絡(luò )與CSI-2、FlexRay、CAN甚至更早的網(wǎng)絡(luò )協(xié)議的接口。雖然未來(lái)的一個(gè)ADAS SoC確實(shí)可以集成一個(gè)傳感器中樞或一個(gè)以太網(wǎng)MAC，但總是會(huì )有一些新興的功能，由CPU外部的外圍邏輯極好地提供。由于傳感器被聚合并且網(wǎng)絡(luò )在輸入到CPU之前在芯片內互連，所以通過(guò)減少暴露的接口來(lái)保持安全性是一個(gè)解決方案，同時(shí)通過(guò)片上集成來(lái)提高可靠性，對于許多這樣的任務(wù)而言將被證明是最佳的方案。

　　圖1：Speedcore陣列(左上)鏈接到CPU子系統及內存集群

　　可編程能力在功能安全性中的作用

　　從駕駛輔助車(chē)輛到完全自動(dòng)駕駛車(chē)輛的過(guò)渡已經(jīng)提高了安全性在新車(chē)中的地位。網(wǎng)絡(luò )對車(chē)輛的控制越多，越多的司機期望多級安全性以防止諸如引起了公眾高度關(guān)注的2016年特斯拉死亡事故這類(lèi)事件。這種對于容錯安全性的驅動(dòng)力促使業(yè)界頒布了針對自動(dòng)駕駛汽車(chē)領(lǐng)域的ISO 26262標準，它是作為電氣和電子系統IEC 61508通用功能安全性標準的衍生標準。

　　在EDA和SoC社群內的早期工作已經(jīng)實(shí)現了ISO 26262方法體系的標準化，以確保IP中功能安全性。故障模式、效果和診斷分析(FMEDA)技術(shù)闡述了針對IP單元的功能和故障模式的標準規范，一個(gè)故障模式對產(chǎn)品功能的影響，自動(dòng)診斷檢測故障的能力，設計強度以及運行情況分集，包括環(huán)境壓力。一個(gè)強健的系統應該最大限度地提高IP單元的診斷覆蓋范圍，并通過(guò)適當處理安全的、檢測到的和未檢測到的故障來(lái)提供高度的功能安全性。

　　嵌入式FPGA由于其極度可編程化的特性，還可以增強車(chē)輛在作為系統時(shí)的安全性。 除了主控車(chē)輛的“航行”功能之外，SoC中的eFPGA還可以承載大量的硬件診斷功能，其運行速度比基于軟件的診斷快幾個(gè)數量級，大大增加了任何車(chē)載內置的自測故障覆蓋率(BIST)。 此外，它們以可編程方式幫助汽車(chē)制造商更新已部署的系統，從而有助于ISO 26262安全性生命周期。 以特斯拉車(chē)禍為例，如果事故的根本原因是硬件中托管的對象檢測算法中有錯誤(由于性能原因)，只要開(kāi)發(fā)了修復程序，就可以將其推送到整個(gè)車(chē)隊?？梢岳@過(guò)漫長(cháng)而昂貴的硬件開(kāi)發(fā)和重新部署過(guò)程。

　　分布式控制意味著(zhù)分布式智能

　　由于攝像頭的安裝位置以及對局部傳感器中樞的需求，汽車(chē)設計人員總是規劃在車(chē)體內采用了大量的分布式智能。盡管如此，諸如Nvidia Tegra等多核多線(xiàn)程處理器的早期支持者都認為，要把大部分智能都集中在儀表板中或者附近，盡管是為了高度并行的CPU工作于對象識別?，F在，先進(jìn)的ADAS在輔助駕駛汽車(chē)和三級自主駕駛汽車(chē)的完全自主性之間的模糊界限已經(jīng)引起人們的注意，回到分布式智能，其中CPU、GPU和神經(jīng)網(wǎng)絡(luò )處理器在車(chē)體內提供了多個(gè)管理和控制點(diǎn)。這種轉變意味著(zhù)可編程架構的更多機會(huì )存在于全面覆蓋的SoC設計之外。

　　現在，ADAS處理器市場(chǎng)每年增長(cháng)超過(guò)25%。這種增長(cháng)是由于從自動(dòng)緊急制動(dòng)、換道輔助和自適應巡航控制等功能開(kāi)始，ADAS功能已從豪華車(chē)輛轉移到中型和入門(mén)級車(chē)輛 - 這些功能將在下個(gè)十年中期之前被普遍使用。與此同時(shí)，三級自動(dòng)駕駛汽車(chē)將于2018年在諸如寶馬17等豪華平臺上推出，而全自動(dòng)五級汽車(chē)可能在2022年之前可供商業(yè)銷(xiāo)售。隨著(zhù)自主駕駛平臺從三級發(fā)展到四級和五級，傳感器中樞、攝像頭和激光雷達/雷達設備將遍布整個(gè)車(chē)輛，并且每個(gè)都需要本地控制。

　　這種控制模式在業(yè)界產(chǎn)業(yè)整合中已經(jīng)清晰可見(jiàn)，如高通公司對恩智浦發(fā)起的收購、以及英特爾對Mobileye的收購，處理器領(lǐng)域將由那些致力于將開(kāi)發(fā)生態(tài)系統引導至特定專(zhuān)業(yè)領(lǐng)域的大型供應商占據主導地位 — 英特爾采用服務(wù)器加機器學(xué)習模式，英偉達采用GPU /機器學(xué)習模式，高通采用以蜂窩移動(dòng)通信為中心的模式，增加了恩智浦Cognivue和i.MX處理器。例如 Ceva、Cadence / Tensilica、Synopsys / ARC和VeriSilicon等IP開(kāi)發(fā)人員將嘗試通過(guò)其在特殊處理器內核方面的專(zhuān)業(yè)技術(shù)來(lái)顛覆封閉模式。與此同時(shí)，如Broadcom、Valens和Marvell等網(wǎng)絡(luò )專(zhuān)家將尋求圍繞以太網(wǎng)主干網(wǎng)絡(luò )來(lái)定義汽車(chē)架構。

　　這樣的市場(chǎng)格局與企業(yè)網(wǎng)絡(luò )演變成數據中心的時(shí)代有些相似。以處理器為中心的半導體供應商試圖定義一個(gè)完整的系統架構，但設計領(lǐng)域則展示了多樣化的狂野西部(Wild-West)風(fēng)格，其中用不同的邏輯套件來(lái)為一家組件供應商(以及OEM或汽車(chē)制造商)提供樣品從而創(chuàng )建特有的優(yōu)勢。在這樣的環(huán)境中，配置為IP的可編程邏輯(如Achronix的Speedcore eFPGA)將扮演重要角色，不僅在近期輔助駕駛和自動(dòng)駕駛汽車(chē)開(kāi)發(fā)方面是這樣，而且在這兩種類(lèi)型的車(chē)輛多年來(lái)的分布式處理器開(kāi)發(fā)發(fā)面亦是如此。

　　Speedcore eFPGA IP提供了其他優(yōu)勢，例如通過(guò)寫(xiě)入CPU緩存而不是片外內存來(lái)最大限度地減少CPU中斷。 CAN設計中所需的BIST電路通常占總ASIC電路的10%至15%，由于支持BIST的電路可以在eFPGA內可編程，所以在許多情況下這些電路可以被省去。 另外，eFPGA可以提供片上探測功能來(lái)進(jìn)行診斷。對于現有的基于A(yíng)SIC的、無(wú)需更換FPGA的系統設計，Speedcore IP所具有的靈活性將支持對新算法進(jìn)行編程，從而延長(cháng)了現場(chǎng)已部署的ASIC的使用壽命。在5G蜂窩網(wǎng)絡(luò )現有設計中使用Speedcore IP也將使該架構成為未來(lái)V2X通信接口的理想型選擇。

　　在未來(lái)的全自動(dòng)和先進(jìn)輔助駕駛車(chē)輛中，存在幾十個(gè)甚至數百個(gè)分布式CPU。 用于將汽車(chē)子網(wǎng)連接在一起的外設處理功能可由ASIC、SoC或傳統FPGA提供服務(wù)。 但是，Speedcore eFPGA IP的引入提供了傳統FPGA所不具備的，在延遲、安全性、帶寬和可靠性等方面的優(yōu)勢。